• Korean Chemical Engineering Research
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• v.51 no.4
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• pp.527-530
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• 2013

I present the behavior of colloidal adsorption to an oil-water interface in the presence of electrolyte in an aqueous subphase. The optical laser tweezers and the piezo controller are used to trap an individual polystyrene microsphere in water and forcibly transfer it to the interface in the vertical direction. Addition of an electrolyte (i.e., NaCl) in the aqueous subphase enables the particle to attach to the interface, whereas the particle escapes from the trap without the adsorption in the absence of the electrolyte. Based on the analytical calculations of the optical trapping force and the electrostatic disjoining pressure between the particle and the oil-water interface, it is found that a critical energy barrier between them should exist. This study will provide a fundamental understanding for applications of colloidal particles as solid surfactants that can stabilize the immiscible fluid-fluid interfaces, such as emulsions (i.e., Pickering emulsions) and foams.

• Proceedings of the IEEK Conference
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• 2008.06a
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• pp.383-384
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• 2008

In this paper, we extract interface trap density with treatment of gate dielectric of OTFT's. Interface trap densities in this paper were extracted from transfer curves. We obtained interface trap densities in pentacene / PVP interface Non-treated device has $1.4{\times}10^{12}cm^{-2}eV^{-1}$ Dit and treated device has $1.1{\times}10^{12}cm^{-2}eV^{-1}$ Dit.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1994.11a
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• pp.59-64
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• 1994

The Si-SiO$_2$interface trpas of the degraded short-channel SONOSFET memory devices were investigated using the charge pumping techniques. The degradation of devices with write/erase cycle appeared as the increase of the Si-SiO$_2$interface trap density. In order to determine the capture cross-section of the interface trap. I$\_$CP/-V$\_$GL/ characteristic curves were measured at different temperatures. Also, the spatial distributions of Si-SiO$_2$interface trap were examined by the variable-reverse bias boltage method.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.21-21
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• 2007

Strained silicon 기술은 MOSFET 채널 내 캐리어 이동도를 향상시켜 집적회로의 성능을 향상시키는 기술이다. 최근에는 strained 실리콘 기술과 SOI(silicon On Insulator) 기술을 접목시켜 집적회로 소자의 특성을 더욱 향상시킨 SSOI(Strained Silicon On Insulator) 기술이 연구되고 있다. 본 연구에서는 pseudo MOSFET 측정법을 이용하여 strained SOI 웨이퍼의 전기적 특성 분석을 행하였다. pseudo MOSFET 측정법은 SOI 웨이퍼의 전기적 특성분석을 위해 고안된 방법으로써 산화, 도핑 등의 소자 제조 공정 없이도 SOI 표면 실리콘층의 이동도와 매몰산화막과의 계면 특성 등을 분석해 낼 수 있는 기술이다. 표면 실리콘층의 두께와 매몰산화막의 두께가 각각 60nm, 150nm인 SOI 웨이퍼와 동일한 막 두께를 가지며 표면 실리콘층이 strained silicon인 SSOI 웨이퍼를 제작하여 그 특성을 비교 분석하였다. Pseudo MOSFET 측정 결과 Strained SOI 웨이퍼에서 표면 실리콘총 내의 전자 이동도가 일반적인 SOI 웨이퍼보다 약 25% 향상되었으며 정공 이동도나 매몰산화막의 계면 트랩밀도는 큰 차이를 보이지 않았다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.228.1-228.1
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• 2013

Photoreflectance (PR) 분광법은 비접촉, 비파괴적인 변조분광법으로서 반도체 표면 및 계면의 광학적 특성 연구에 많이 이용되고 있다. PR 신호의 Franz-Keldysh oscillation (FKO)으로부터 Molecular Beam Epitaxy (MBE) 방법으로 성장한 InAs/GaAs 양자점 태양전지 접합계면의 전기장을 조사하였다. InAs 양자점의 크기는 각각 1.7, 2.0, 2.5, 3.0 monolayer이며, p+-n-n+ 태양전지 구조의 표면으로부터 1.8 ${\mu}m$, 활성영역으로부터 약 1.1 ${\mu}m$ 위치에 삽입되어 있다. 여기광 세기가 큰 영역(1~200 $mW/cm^2$)에서 접합계면의 전기장으로부터 관측한 photovoltage 효과는 로그 스케일에서 대체로 선형적인 분포를 보였으며, 이를 계산결과와 비교 분석하였다. 또한, 양자점 크기 및 온도에 따른 photovoltage 효과는 활성영역에서 여기된 운반자의 양 및 양자점에 의한 전하트랩의 영향과 관련하여 비교 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.170-170
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• 2012

최근 주목받고 있는 amorphous InGaZnO (a-IGZO) thin film transistors (TFTs)는 수소가 첨가된 비정질 실리콘 TFT (a-Si;H)에 비해 비정질 상태에서도 높은 이동도와 뛰어난 전기적, 광학적 특성에 의해 큰 주목을 받고 있다. 또한 넓은 밴드갭에 의해 가시광 영역에서 투명한 특성을 보이고, 플라스틱 기판 위에서 구부러지는 성질에 의해 플랫 패널 디스플레이나 능동 유기 발광 소자 (AM-OLED), 투명 디스플레이에 응용되고 있다. 하지만, 실제 디스플레이가 동작하는 동안 스위칭 TFT는 백라이트 또는 외부에서 들어오는 빛에 지속적으로 노출되게 되고, 이 빛에 의해서 TFT 소자의 신뢰성에 악영향을 끼친다. 또한, 디스플레이가 장시간 동안 동작 하면 내부 온도가 상승하게 되고 이에 따른 온도에 의한 신뢰성 문제도 동시에 고려되어야 한다. 특히, 실제 AM-LCD에서 스위칭 TFT는 양의 게이트 전압보다 음의 게이트 전압에 의해서 약 500 배 가량 더 긴 시간의 스트레스를 받기 때문에 음의 게이트 전압에 대한 신뢰성 평가는 대단히 중요한 이슈이다. 스트레스에 의한 문턱 전압의 변화는 게이트 절연막과 반도체 채널 사이의 계면 또는 게이트 절연막의 벌크 트랩에 의한 것으로 게이트 절연막의 선택에 따라서 신뢰성을 효과적으로 개선시킬 수 있다. 본 연구에서는 적층된 $Si_3N_4/SiO_2$ (NO 구조) 이중층 구조를 게이트 절연막으로 사용하고, 완충층의 역할을 하는 $SiO_2$막의 두께에 따른 소자의 전기적 특성 및 신뢰성을 평가하였다. a-IGZO TFT 소자의 전기적 특성과 신뢰성 평가를 위하여 간단한 구조의 pseudo-MOS field effect transistor (${\Psi}$-MOSFET) 방법을 이용하였다. 제작된 소자의 최적화된 $SiO_2$ 완충층의 두께는 20 nm이고 $12.3cm^2/V{\cdot}s$의 유효 전계 이동도, 148 mV/dec의 subthreshold swing, $4.52{\times}10^{11}cm^{-2}$의 계면 트랩, negative bias illumination stress에서 1.23 V의 문턱 전압 변화율, negative bias temperature illumination stress에서 2.06 V의 문턱 전압 변화율을 보여 뛰어난 전기적, 신뢰성 특성을 확인하였다.

• Journal of Adhesion and Interface
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• v.21 no.3
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• pp.86-92
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• 2020

We confirmed the effects on the device performances and the charge injection characteristics of organic field-effect transistor (OFET) by selectively differently controlling the surface energies on the contact region of the substrate where the source/drain electrodes are located and the channel region between the two electrodes. When the surface energies of the channel and contact regions were kept low and increased, respectively, the field-effect mobility of the OFET devices was 0.063 ㎠/V·s, the contact resistance was 132.2 kΩ·cm, and the subthreshold swing was 0.6 V/dec. They are the results of twice and 30 times improvements compared to the pristine FET device, respectively. As the results of analyzing the interfacial trap density according to the channel length, a major reason of the improved device performances could be anticipated that the pi-pi overlapping direction of polymer semiconductor molecules and the charge injection pathway from electrode is coincided by selective surface treatment in the contact region, which finally induces the decreases of the charge trap density in the polymer semiconducting film. The selective surface treatment method for the contact region between the electrode and the polymer semiconductor used in this study has the potential to maximize the electrical performances of organic electronics by being utilized with various existing processes to lower the interface resistance.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.118-118
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• 2010

유리 기판 상에 system on panel (SOP) 구현을 위한 비휘발성 메모리 (NVM)를 제작하였다. 기존에 사용되던 charge storage layer인 SiNx 대신에 a-Si를 사용하여 전하 저장량 증가 및 전하유지 특성 향상시켰다. 그 결과 bandgap이 작아 band edge 저장 가능하였으며, SiNx 와 마찬가지로 a-Si 내 트랩에 저장되었다. $SiO_2$/a-Si와 a-Si/SiON 계면의 결함 사이트에 전하 저장되었으며, 또한 bandgap이 작아 트랩 또는 band edge에 위치한 전하들이 높은 bandgap을 가지는 blocking 또는 tunneling layer를 통하여 빠져 나오기 어려웠다. ONOn 구조의 두께와 동일한 OSOn 박막을 사용한 구조에서는 전하 저장 특성은 뛰어나나 기억유지 특성이 나빴다. 이에 대한 향상 방안으로는 Tunneling 박막의 두께를 증가시키는 것과 OSOSOn 적층 구조 소자를 만드는 방법이 있다. Tunneling 박막의 두께를 증가시킨 소자는 기억유지 특성 향상되는 특성을 보였으며 OSOSOn 적층 구조 소자는 전하저장 및 기억유지 특성 향상을 보였다. 특히, OSOSOn 구조의 경우 2개의 터널링 barrier를 사용함으로써 전하 저장 사이트의 증가에 기여하며, 기억 유지 특성도 좋아졌다. 본 연구에서 소자는 NVM이 아닌 MIS 구조로만 제작되었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2000.07a
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• pp.751-754
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• 2000

When charge-trap SONOS cells are used flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM cells were fabricated using 0.35$\mu\textrm{m}$ standard memory cell embedded logic process including the ONO cell process. based on retrograde twin-well, single-poly, single metal CMOS process. The thickness of ONO triple-dielectric for memory cell is tunnel oxide of 24${\AA}$, nitride of 74 ${\AA}$, blocking oxide of 25 ${\AA}$, respectively. The program mode(Vg: 7,8,9 V, Vs/Vd: -3 V, Vb: floating) and the erase mode(Vg: -4,-5,-6 V, Vs/Vd: floating, Vb: 3V) by modified Fowler-Nordheim(MFN) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation($\Delta$Vth, S, Gm) characteristics than channel MFN tunneling operation. Also the program inhibit conditions of unselected cell for separated source lines NOR-tyupe flash memory application were investigated. we demonstrated that the program disturb phenomenon did not occur at source/drain voltage of 1 V∼4 V and gate voltage of 0 V∼4.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.2
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• pp.348-354
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• 2009

It has analyzed that the device degradation by NBTI (Negative Bias Temperature Instability) stress induced the increase of gate-induced-drain-leakage(GIDL) current for p-MOSFETs. It is shown that the degradation magnitude, as well as its time, temperature, and field dependence, is govern by interface traps density at the silicon/oxide interface. from the relation between the variation of threshold voltage and subthreshold slope, it has been found that the dominant mechanism for device degradation is the interface state generation. From the GIDL measurement results, we confined that the EHP generation in interface state due to NBTI stress led to the increase of GIDL current. Therefore, one should take care of the increased GIDL current after NBTI stress in the ultra-thin gate oxide device. Also, the simultaneous consideration of reliability characteristics and dc device performance is highly necessary in the stress engineering of nanoscale CMOSFETs.