• 센서학회지
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• 제5권6호
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• pp.60-67
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• 1996

저온 remote PECVD $SiO_{2}$막을 이용하여 제조된 InSb MIS구조에서의 계면의 전기적 특성에 대하여 연구하였다. $105^{\circ}C$에서 증착시킨 $SiO_{2}$막을 이용한 MIS구조의 중간 에너지 대역폭에서의 계면상태밀도가 $1{\sim}2{\times}10^{11}\;cm^{-2}eV^{-1}$으로 평가되었다. 그러나, $105^{\circ}C$이상의 고온에서 제조된 MIS소자의 계면에는 다량의 계면준위 및 트랩 준위가 존재하였다. G-V측정으로부터 계산된 계면준위들의 시상수는 $10^{-4}{\sim}10^{-5}\;sec$였으며, 증착온도가 증가할수록 트랩밀도가 증가하여 C-V특성곡선의 이력특성이 증대되었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.24.2-24.2
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• 2009

Indium Antimonide(InSb)는 $3{\sim}5\;{\mu}m$대 적외선 감지영역에서 기존 HgCdTe(MCT)를 대체할 물질로 각광받고 있다. 1970년대부터군사적 용도로 미국, 이스라엘 등 일부 선진국에서 연구되기 시작했으며,이온주입, MOCVD, MBE 등 다양한 공정을 통해 제작되어 왔다. InSb 적외선 감지소자는 $3{\sim}5{\mu}m$대에서 HgCdTe와 성능은 대등한데 반해, 기판의 대면적화와 저렴한 가격, 우주공간 및 야전에서 소자 동작의안정성 등으로 InSb적외선 감지기는 냉각형 고성능 적외선 감지영역에서 HgCdTe를 대체해 가고 있다. 하지만 InSb는 77 K에서 0.225eV의 작은 밴드갭을 갖고 있기 때문에 누설전류로 인한 성능저하가 고질적인문제로 대두되었고, 이를 해결하기 위한 고품질 절연막 연구가 InSb적외선 수광 소자 연구의 주요이슈 중 하나가 되어왔다. 그 동안 PECVD, photo-CVD, anodic oxidation 등의 공정을 이용하여 $SiO_2$, $Si_3N_4$, 양극산화막(anodic oxide) 등 다양한 절연막에 대한 연구가 진행되었고[1,2], 절연막과 반도체 사이 계면에서의 열확산을 억제하여 계면트랩밀도를 최소화하기 위한 공정개발이 이루어졌다[3]. 하지만 InSb 적외선 감지기술은 국방 및 우주개발의 핵심기술중 하나로 그 기술의 이전이 엄격히 통제되고 있으며, 현재도 미국과 이스라엘, 일본, 영국 등 일부 선진국 만이 기술을 확보하고 있고, 국내의 경우 연구가 매우 취약한 실정이다. 따라서 본 연구에서는 InSb 적외선 감지기의 암전류를 제어하기 위한 낮은 계면트랩밀도를 갖는 절연막 증착 공정을 찾고자 하였다. 본 연구에서는 n형 (100) InSb 기판 ($n=0.2{\sim}0.85{\times}10^{15}cm^{-3}$ @ 77K)에 PECVD를 이용하여 $SiO_2$, $Si_3N_4$ 등을 증착하고 절연막으로서 이들의 특성을 비교 분석하였다. $SiO_2$는 160, 200, $240^{\circ}C$에서 $Si_3N_4$는 200, $300^{\circ}C$에서 증착하였다. Atomic Force Microscopy(AFM) 사진으로 확인한 결과, 모든 샘플에서표면거칠기가 ~2 nm의 평탄한 박막을 얻을 수 있었다. Capacitance-Voltage 측정(77K)을 통해 절연막 특성을 평가하였다. $SiO_2$와 $Si_3N_4$ 모두에서 온도가 증가할수록 벌크트랩밀도가 감소하는 경향을 볼 수 있었는데, 이는 고온에서 증착할 수록 박막 내의 결함이 감소했음을 의미한다. 반면계면트랩밀도는 온도가 증가함에 따라, 1011 eV-1cm-2 대에서 $10^{12}eV^{-1}cm^{-2}$ 대로 증가하였는데, 이는 고온에서 증착할 수 록 InSb 표면에서의 결함은 증가하였음을의미한다. 암전류에 큰 영향을 주는 것은 계면트랩밀도 이므로, $SiO_2$와 $Si_3N_4$ 모두 $200^{\circ}C$이하의 저온에서 증착시켜야 함을 확인할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.128-128
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• 2010

중적외선 영역은 장애물에 의해서 파장의 흡수가 거의 일어나지 않기 때문에 적외선 소자에서 널리 이용되고 있다. 현재 대부분의 중적외선 소자에는 HgCdTe (MCT)가 사용되고 있지만, 3성분계 화합물이 가지는 여러 문제를 가지고 있다. 반면에, 2성분계 화합물인 인듐안티모나이드 (InSb)는 중적외선 영역 ($3-5\;{\mu}m$) 파장 대에서 HgCdTe와 대등한 소자 특성을 나타냄과 동시에 낮은 기판 가격, 소자 제작의 용이성, 그리고 야전과 우주 공간에서 소자 동작의 안정성 때문에 HgCdTe를 대체할 물질로 주목을 받고 있다. InSb는 미국과 이스라엘과 같은 일부 선진국을 중심으로 연구가 되었지만, 국방 분야의 중요한 소자로 인식되었기 때문에 소자 제작에 관한 기술적인 내용은 국내에 많이 알려지지 않은 상태이다. 따라서 본 연구에서는 InSb 소자 제작의 기초연구로 절연막과 pn 접합 형성에 대한 연구를 수행하였다. 절연막의 특성을 알아보기 위해, InSb 기판위에 $SiO_2$와 $Si_3N_4$를 PECVD (Plasma Enhanced Chemical Vapor Deposition)로 증착을 하였다. 절연막의 계면 트랩 밀도는 77K에서 C-V (Capacitance-Voltage) 분석을 통하여 계산하였으며, Terman method 방법을 이용하였다.[1] $SiO_2$는 $120-200^{\circ}C$의 온도 영역에서 계면 트랩 밀도가 $4-5\;{\times}\;10^{11}cm^{-2}$범위를 가진 반면, $240^{\circ}C$의 경우 계면 트랩 밀도가 $21\;{\times}\;10^{11}cm^{-2}$로 크게 증가하였다. $Si_3N_4$는 $SiO_2$ 절연막에 비해서 3배 정도의 높은 계면 트랩 밀도 값을 나타내었으며. Remote PECVD 장비를 이용하여 $Si_3N_4$ 절연막에 관한 연구를 추가적으로 진행하여 $7-9\;{\times}\;10^{11}cm^{-2}$ 정도의 계면 트랩 밀도 값을 구할 수가 있었다. 따라서 InSb에 대한 절연막은 $200^{\circ}C$ 이하에서 증착된 $SiO_2$와 Remote PECVD로 증착 된 $Si_3N_4$가 적합하다고 할 수 있다. 절연막 연구와 더불어 InSb 소자의 pn 접합 연구를 진행하였다. n-InSb (100) 기판 ($n\;=\;0.2-0.85\;{\times}\;10^{15}cm^{-3}$ @77K)에 $Be^+$이온 주입하여 p층을 형성하여 제작 되었으며, 열처리 조건에 따른 소자의 특성을 관찰 하였다. $450^{\circ}C$에서 30초 동안 RTA (Rapid Thermal Annealing)공정을 진행한 샘플은 -0.1 V에서 $50\;{\mu}A$의 높은 암전류가 관찰되었으며, 열처리 조건을 60, 120, 180초로 변화하면서 소자의 특성 변화를 관찰하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.18-23
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• 2009

본 연구는 실리콘 기판과 실리콘 산화막 사이의 계면 트랩 밀도와 게이트 누설 전류를 조사하여, Metal-Oxide-Nitride-Oxide-Silicon (MONOS) 메모리 소자의 계면 트랩 특성의 수소-질소 열처리 효과를 조사하였다. 고속열처리 방법으로 850도에서 30초 동안 열처리한 MONOS 샘플들을 질소 가스와 수소-질소 혼합 가스를 사용하여 450도에서 30분 동안추가 퍼니스 열처리 공정을 수행하였다. 열처리 하지 않은 것, 질소, 수소-질소로 열처리 한 세 개의 샘플 중에서, 커패시터-전압 측정 결과로부터 수소-질소 열처리 샘플들이 가장 적은 계면 트랩 밀도를 갖는 것을 확인하였다. 또한, 전류-전압 측정 결과에서, 수소-질소 열처리 소자의 누설전류 특성이 개선되었다. 위의 실험 결과로부터, 수소-질소 혼합 가스로 추가 퍼니스 열처리의해 실리콘 기판과 산화막 사이의 계면 트랩 밀도를 상당히 줄일 수 있었다.

• 한국결정성장학회지
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• 제9권5호
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• pp.521-526
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• 1999

산화막 트랩은 스트레스 바이어스 전압에 의해 산화막 계면과 산화막 안에 생성됨을 조사하였다. 이러한 실험은 게이트 면적 1$10^{-3}\textrm{cm}^2$를 갖는 산화막 두께 범위가 113.4$\AA$에서 814$\AA$까지의 산화막 안에서 상대적 트랩 위치를 결정하였다. 트랩은 캐소우드 부근에 음전하, 애노우드 부근에 양전하로 충전되어 있다. 트랩의 전하상태는 스트레스 고전압 인가 후 낮은 전압인가에 의해 쉽게 변화되었다. 고전압 스트레스에 의해 발생된 트랩의 산화막 전하상태는 양 또는 음전하를 포함한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.150-150
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• 2010

비휘발성 메모리의 구조는 ONO($SiO_2$, $SiN_X$, $SiN_XN_Y$), 혹은 NNO($SiN_X$, $SiN_X$, $SiN_XN_Y$)등으로 구성된 blocking layer, charge storage layer, tunneling layer 등이 일반적이다. 본 연구에서 제작된 OSO구조는charge storage layer를 a-Si을 사용한 것으로, 기존에 사용되던 charge storage layer인 $SiN_x$ 대신에 a-Si:H 를 사용하였다. 최적의 전하 저장층 조건을 알기 위하여 가스비에 따른 raman 및 bandgap 측정, 그리고 C-V 통하여 트랩된 전하 저장량 및 flatband 전압의 shift 값을 측정 및 분석하였다. 실험 결과, bandgap이 작아 band edge 저장 가능하며, SiNx 와 마찬가지로 a-Si:H 내 트랩에 저장이 가능하였다. 또한 $SiO_2$/a-Si:H와 a-Si:H/SiOxNy 계면의 결함 사이트에 전하의 저장되며, bandgap이 작아 트랩 또는 band edge에 위치한 전하들이 높은 bandgap을 가지는 blocking 또는 tunneling layer를 통하여 빠져 나오기 어려운 특성이 있었다. 본 연구에서는 최적의 전하 저장 층 조건을 알기 위하여 가스비에 raman 및 bandgap 측정, 그리고 C-V 통하여 트랩된 flatband 전압의 shift 값을 측정하여 결과를 논의하였다. 또한 OSO 구조의 두께에 있어 MIS 결과와 poly-Si 상에 실제 제작된 NVM 소자의 switching 특성을 논의하였다.

• 전기전자학회논문지
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• 제27권3호
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• pp.220-224
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• 2023

로우 해머는 특정 행(row)에 연속적으로 액세스할 때 인접한 행에서 비트 플립이 발생하는 현상으로 데이터 손상과 보안 문제, 컴퓨팅 성능 저하를 야기한다. 본 논문은 2ynm DRAM에서 TCAD 시뮬레이션을 통해 로우 해머의 원인과 대응 방법을 분석한다. 실험에서는 트랩의 파라미터와 소자의 구조를 변화시키면서 로우 해머 현상을 재현하고, 트랩 밀도, 온도. 액티브 위스 등과의 관계를 분석한다. 실험 결과, 트랩 파라미터와 소자 구조의 변화는 ΔV_cap/pulse에 직접적인 영향을 미치는 것을 확인하였다. 이를 통해 로우 해머에 대한 근본적인 이해와 대응 방안 모색이 가능하고 DRAM의 안정성과 보안을 향상시키는데 기여할 수 있다.

• 전기전자학회논문지
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• 제28권1호
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• pp.46-52
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• 2024

이번 연구에서 우리는 게이트 산화막을 형성하기 위해 Si을 증착한 후 산화시킨 SiC MOSFET의 전기적 특성을 연구했다. 고품질의 Si/SiO₂ 계면을 제작하기 위해 얇은 Si 층을 SiC epi 층 위에 약 20 nm을 증착한 후 산화하여 게이트 산화막을 약 55 nm로 형성했다. SiC를 산화하여 게이트 산화막을 제작한 소자와 계면 트랩 밀도, 온저항, 전계-효과 이동도의 측면에서 비교했다. 위 소자는 향상된 계면 트랩 밀도 (~8.18 × 10¹¹ eV^-1cm^-2), 전계-효과 이동도 (27.7 cm²/V·s), 온저항 (12.9 mΩ·cm²)을 달성하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1995년도 추계 학술발표 강연 및 논문개요집
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• pp.23-24
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• 1995

기존의 웨이퍼 박막속에 절연박막이 삽입된 SOI(Silicon On Insulator) 웨이퍼 구조와 관련한 반도체 기판 재료가 커다른 관심을 끌어 왔으나, SOI 평가기술은 아직까지 체계적으로 확립된 것이 없으며, DLTS(Deep Level Transient Spectroscopy) 등을 이용한 전기적 평가는 거의 이루어지지 않은 상태이다. 본 연구에서는 직접접합된 웨이퍼를 약 10um내외의 활성화층을 형성시킨 6인치 P-형 SOI 웨이퍼를 제작하여 DLTS로 측정, 평가를 하였고, DLTS 측정후 관찰될 수 있는 에어지 트랩(Energy Trap)과 후속 열처리에서의 트랩의 변화등을 관찰하여, 후속 열처리조건에 따른 접합된 SOI 웨이퍼 계면의 안정화된 조건을 확보하였다.

• 한국진공학회지
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• 제4권3호
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• pp.313-318
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• 1995

비정질실리콘의 고상결정화 및 다결정실리콘의 열상화를 포함한 고온공정으로 제작한 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 연구하였다. 제작된 소자의 전계효과이동도는 60$ extrm{cm}^2$/V.s 이상, 서브트레시홀드 수윙은 0.65 V/decade 이하로 전기적 특성이 매우 우수하다. 그러나, 소자의 문턱전압이 음게이트전압으로 크게 치우쳐 있으며 n-채널과 p-채널 소자간의 서브트레시홀드 특성이 크게 다르다. 열성장된 게이트 산화막을 가진 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 다결정실리콘 활성층내의 트랩과, 게이트산화막과 다결정실리콘 사이의 계면 고정전하를 이용하여 모델링하였다. 시뮬레이션을 통하여 제안된 다결정실리콘의 트랩모델이 실험결과를 잘 설명할 수 있음을 확인하였다.