• E2M - 전기 전자와 첨단 소재
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• 제3권3호
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• pp.195-204
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• 1990

본 논문에서는 컴퓨터를 근본으로 한 Deep Level Transient Spectroscopy (DLTS) 장치를 구성하고 이를 이용하여 P형 Si MOS 캐패시터의 Si- $SiO_{2}$ 계면상태를 측정하여 트랩의 활성화에너지와 포획단면적 그리고 계면트랩밀도를 조사하였다. 실리콘 band gap내에 연속적으로 분포하고 있는 계면트랩을 상세히 고찰하기 위해 quiescent 전압의 위치를 변화시키면서 0.1volt의 미소한 펄스를 MOS에 주입하여 그 각각이 분리된 트랩이라고 생각되는 매우 좁은 에너지 영역에서 나오는 DLTS신호를 측정하였다. 또한 quiescent 전압의 위치, 주입펄스전압의 진폭 그리고 rate window의 선택이 DLTS 신호에 미치는 영향 등을 조사하였다. 측정결과, 계면트랩의 활성화에너지는 가전자대로 부터 0.16-0.45eV이고 포획단면적은 1.3*$10^{-19}$~3.2*$10^{-15}$$cm^{2}$, 계면트랩밀도는 1.8*$10^{10}$ ~ 2.5*$10^{11}$$cm^{-2}$e$V^{-1}$로 측정되었다.

• 한국결정성장학회지
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• 제12권6호
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• pp.304-310
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• 2002

실리콘 기판 위의 초기 산화막을 NO 열처리 및 재산화 공정방법으로 성장한 재산화된 질화산화막을 게이트 유전막으로 사용한 새로운 전하트랠형 기억소자로의 응용가능성과 계면트랩특성을 조사하였다. 0.35$\mu$m CMOS 공정기술을 사용하여 게이트 유전막은 초기산화막을 $800^{\circ}C$에서 습식 산화하였다 전하트랩영역인 질화막 층을 형성하기 위해 $800^{\circ}C$에서 30분간 NO 열처리를 한 후 터널 산화막을 만들기 위해 $850^{\circ}C$에서 습식 산화방법으로 재산화하였다. 프로그램은 11 V, 500$\mu$s으로 소거는 -l3 V, 1 ms의 조건에서 프로그래밍이 가능하였으며, 최대 기억창은 2.28 V이었다. 또한 11 V, 1 ms와 -l3 V, 1 ms로 프로그램과 소거시 각각 20년 이상과 28시간의 기억유지특성을 보였으며 $3 \times 10^3$회 정도의 전기적 내구성을 나타내었다. 단일접합 전하펌핑 방법으로 소자의 계면트랩 밀도와 기억트랩 밀도의 공간적 분포를 구하였다. 초기상태에서 채널 중심 부근의 계면트랩 및 기억트랩 밀도는 각각 $4.5 \times 10^{10}/{cm}^2$ 와 $3.7\times 10^{1R}/{cm}^3$ 이었다. $1 \times 10^3$프로그램/소거 반복 후, 계면트랩은 $2.3\times 10^{12}/{cm}^2$으로 증가하였으며, 기억트랩에 기억된 전하량은 감소하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.163-163
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• 2010

중적외선 영역 ($3{\sim}5\;{\mu}m$)은 공기 중에 존재하는 이산화탄소나 수증기에 의해 흡수가 일어나지 않기 때문에 군사적으로 중요한 파장 영역이며, 야간에 적을 탐지하는데 응용되고 있다. InSb는 77 K에서 중적외선 파장 흡수에 적합한 밴드갭 에너지 (0.228 eV)를 갖고 있으며, 다른 화합물 반도체와 달리 전하 수송자 이동도 (전자: $10^6\;cm^2/Vs$, 정공: $10^4\;cm^2/Vs$)가 매우 빠르기 때문에 적외선 화상 감지기 재료로 매우 적합하다. 또한 현재 중적외선 영역대에서 널리 사용되는 HgCdTe (MCT)와 대등한 소자 성능을 나타냄과 동시에 낮은 기판 가격, 소자의 제작 용이성 때문에 MCT를 대체할 물질로 주목 받고 있다. 하지만, 기판과 절연막의 계면에 존재하는 결함 때문에 에너지 밴드갭 내에 에너지 준위를 형성하여 높은 누설 전류 특성을 보인다. 따라서 InSb 적외선 소자의 구현을 위하여 고품질의 절연막의 연구가 필수적이라고 할 수 있겠다. 절연막의 특성을 알아보기 위해, n형 InSb 기판에 플라즈마 화학 기상 증착법 (PECVD)을 이용하여 $SiO_2$, $Si_3N_4$를 증착하였으며, 증착 온도를 $120^{\circ}C$에서 $240^{\circ}C$까지 $40^{\circ}C$ 간격으로 변화하여 증착온도가 미치는 영향에 대하여 알아보았다. 절연막과 기판의 계면 특성을 분석하기 위하여 77 K에서 커패시턴스-전압 (C-V) 분석을 하였으며, 계면 트랩 밀도는 Terman method를 이용하여 계산하였다 [1]. $Si_3N_4$를 증착하였을 경우, $120{\sim}240^{\circ}C$의 증착 온도에서 $2.4{\sim}4.9{\times}10^{12}\;cm^{-2}eV^{-1}$의 계면 트랩 밀도를 가졌으며, 증착 온도가 증가할수록 계면 트랩 밀도가 증가하는 경향을 보였다. 또한 모든 증착 온도에서 flat band voltage가 음의 전압으로 이동하였다. $SiO_2$의 경우 $120{\sim}200^{\circ}C$의 증착온도에서 $7.1{\sim}7.3{\times}10^{11}\;cm^{-2}eV^{-1}$의 계면 트랩 밀도 값을 보였으나, $240^{\circ}C$ 이상에서 계면 트랩밀도가 $12{\times}10^{11}\;cm^{-2}eV^{-1}$로 크게 증가하였다. $SiO_2$ 절연막을 사용함으로써, $Si_3N_4$ 대비 약 25% 정도 낮은 계면 트랩 밀도를 얻을 수 있었으며, 모든 증착 온도에서 양의 전압으로 flat band voltage가 이동하였다. 두 절연막에 대한 계면 트랩의 원인을 분석하기 위하여 XPS 측정을 진행하였으며, 깊이에 따른 조성 분석을 하였다. 본 실험에서 최적화된 $SiO_2$ 절연막을 이용하여 InSb 소자의 pn 접합 연구를 진행하였다. Be+ 이온 주입을 진행하고, 급속열처리(RTA) 공정을 통하여 p층을 형성하였다. -0.1 V에서 16 nA의 누설 전류 값을 보였으며, $2.6{\times}10^3\;{\Omega}\;cm^2$의 RoA (zero bias resistance area)를 얻을 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.57-58
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• 2011

III-V족 화합물 반도체의 일종인 InSb는 77 K에서 0.23 eV의 작은 밴드 갭을 가지며 높은 전하 이동도를 가지고 있기 때문에 대기권에서 전자파 흡수가 일어나지 않는 3~5 ${\mu}m$범위의 장파장 적외선 감지가 가능하여 중적외선 감지 소자로 이용되고 있다. 하지만 InSb는 밴드 갭이 매우 작기 때문에, 소자 제작시 누설전류에 의한 소자 특성의 저하가 문제시 되고 있다. 또한 다른 화합물 반도체에 비해 녹는점이 낮고, 휘발성이 강한 5족 원소인 Sb의 승화로 기판의 화학양론적 조성비(stoichiometry)가 변하기 쉬워, 계면특성 저하의 원인이 된다. 따라서 우수한 특성을 가지는 적외선 소자의 구현을 위해서, 저온에서 계면 특성이 우수한 고품질의 절연막 증착 연구가 필수적이다. 본 연구에서는 InSb 기판 위에 $SiO_2$, $Si_3N_4$의 절연막 형성시 증착온도의 변화에 따른 계면 트랩 밀도를 분석하였다. $SiO_2$, $Si_3N_4$ 절연막은 플라즈마 화학 기상 증착법(PECVD)을 이용하여 n형 InSb 기판 위에 증착하였으며, 증착온도를 $120^{\circ}C$부터 $240^{\circ}C$까지 변화시켰다. Metal oxide semiconductor(MOS) 구조 제작을 통하여, 커패시턴스-전압(C-V)분석을 진행하였으며, 절연막과 InSb 사이의 계면 트랩 밀도를 Terman method를 이용하여 계산하였다[1]. 또한, $SiO_2$와 $Si_3N_4$의 XPS 분석과 TOF-SIMS 분석을 통하여 계면 트랩 밀도의 원인을 밝혀 보았다. $120{\sim}240^{\circ}C$ 온도 범위에서 계면 트랩 밀도는 $Si_3N_4$의 경우 $2.4{\sim}4.9{\times}10^{12}cm^{-2}eV^{-1}$, $SiO_2$의 경우 $7.1{\sim}7.3{\times}10^{11}cm^{-2}eV^{-1}$ 값을 나타냈고, 두 절연막 모두 증착 온도가 증가할수록 계면 트랩 밀도가 증가하는 경향을 보였다. 그러나 모든 샘플에서 $Si_3N_4$의 경우, flat band voltage가 음의 전압으로 이동한 반면, $SiO_2$의 경우, 양의 전압으로 이동하는 것을 확인할 수 있었다. 계면 트랩 밀도 증가의 원인을 확인하기 위해서, oxide를 $120^{\circ}C$, $240^{\circ}C$에서 증착시킨 샘플을 XPS 분석을 통하여 깊이에 따른 성분분석을 하였고, 그 결과, $240^{\circ}C$에서 증착된 샘플에서 계면에서 $In_2O_3$와 $Sb_2O_3$ 피크의 증가를 확인하였다. 이는 계면에서 oxide양이 증가함을 의미하며, 이렇게 생성된 oxide는 계면 트랩으로 작용하므로, 계면 특성을 저하시키는 원인으로 작용함을 알 수 있었다. Nitride 절연막을 증착시킨 샘플은 TOF-SIMS 분석을 통해, 계면에서의 성분 분석을 하였고, 그 결과, $240^{\circ}C$에서 증착된 샘플에서 In-N, Sb-N, Si-N 결합의 감소를 확인하였다. 이렇게 분해된 결합들의 dangling 결합이 늘어 계면 트랩으로 작용하므로, 계면 특성을 저하시키는 원인으로 작용함을 알 수 있었다. 최종적으로, 소자특성을 확인 하기 위하여 계면 트랩 밀도가 가장 낮게 측정된 $200^{\circ}C$ 조건에서 $SiO_2$ 절연막을 증착하여 InSb 적외선 소자를 제작하였다. 전류-전압(I-V) 분석 결과 -0.1 V에서 16 nA의 누설 전류 값을 보였으며, $2.6{\times}10^3{\Omega}cm^2$의 RoA(zero bias resistance area)를 얻을 수 있었다. 절연막 증착조건의 최적화를 통하여, InSb 적외선 소자의 특성이 개선됨을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.37-43
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• 2008

본 논문에서는 전하 펌프 방법 (Charge Pumping Method, CPM)를 이용하여 서로 다른 질화막 층을 가지는 N-Channel SANOS (Silicon-$Al_2O_3$-Nitride-Oxide-Silicon) Flash Memory Cell 트랜지스터의 트랩 특성을 규명하였다. SANOS Flash Memory에서 계면 및 질화막 트랩의 중요성은 널리 알려져 있지만 소자에 직접 적용 가능하면서 정화하고 용이한 트랩 분석 방법은 미흡하다고 할 수 있다. 기존에 알려진 분석 방법 중 전하 펌프 방법은 측정 및 분석이 간단하면서 트랜지스터에 직접 적용이 가능하여 MOSFET에 널리 사용되어왔으며 최근에는 MONOS/SONOS 구조에도 적용되고 있지만 아직까지는 Silicon 기판과 tunneling oxide와의 계면에 존재하는 트랩 및 tunneling oxide가 얇은 구조에서의 질화막 벌크 트랩 추출 결과만이 보고되어 있다. 이에 본 연구에서는 Trapping Layer (질화막)가 다른 SONOS 트랜지스터에 전하 펌프 방법을 적용하여 Si 기판/Tunneling Oxide 계면 트랩 및 질화막 트랩을 분리하여 평가하였으며 추출된 결과의 정확성 및 유용성을 확인하고자 트랜지스터의 전기적 특성 및 메모리 특성과의 상관 관계를 분석하고 Simulation을 통해 확인하였다. 분석 결과 계면 트랩의 경우 트랩 밀도가 높고 trap의 capture cross section이 큰 소자의 경우 전자이동도, subthreshold slop, leakage current 등의 트랜지스터의 일반적인 특성 열화가 나타났다. 계면 트랩은 특히 Memory 특성 중 Program/Erase (P/E) speed에 영향을 미치는 것으로 나타났는데 이는 계면결함이 많은 소자의 경우 같은 P/E 조건에서 더 많은 전하가 계면결함에 포획됨으로써 trapping layer로의 carrier 이동이 억제되기 때문으로 판단되며 simulation을 통해서도 동일한 결과를 확인하였다. 하지만 data retention의 경우 계면 트랩보다 charge trapping layer인 질화막 트랩 특성에 의해 더 크게 영향을 받는 것으로 나타났다. 이는 P/E cycling 횟수에 따른 data retention 특성 열화 측정 결과에서도 일관되게 확인할 수 있었다.

• 전자공학회논문지T
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• 제35T권1호
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• pp.29-32
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• 1998

실리콘 산화막에서 저레벨 누설전류를 조사하였다. 저레벨 누설전류는 전이요소와 직류요소로 구성되어 있다. 전이요소는 스트레스에 의해 두 계면트랩 가까이 발생된 트랩의 충방전에 의한 터널링으로 나타났으며 직류요소는 산화막을 통한 트랩 어시스트 터널링으로 나타났다 그리고 저레벨 누설전류는 산화막에서 발생된 트랩의 수에 비례하였다. 저레벨 누설전류는 트랩의 충방전 누설전류이며 비휘발성 소자의 데이터 유지능력에 영향을 주었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.981-984
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• 2005

본 논문에서는 전하트랩형 SONOS 메모리에서 프로그래밍 동작 후 변화되는 문턱전압을 시뮬레이션에 의하여 구현하고자 한다. SONOS 소자는 질화막내의 트랩 뿐 만아니라, 질화막-블로킹산화막 계면에 존재하는 트랩에 전하를 저장하는 전하트랩형 비휘발성기억소자로서, 기억상태에 따른 문턱전압을 시뮬레이션으로 구현하기위해서는 질화막내의 트랩을 정의할 수 있어야 된다. 그러나 기존의 시뮬레이터에서는 질화막내의 트랩모델이 개발되어 있지 않은 것이 현실이다. 따라서 본 연구에서는 SONOS 구조의 터널링산화막-질화막 계면과 질화막-블로킹산화막 계면에 두개의 전극을 정의하여 프로그램 전압과 시간에 따라서 전극에 유기되는 전하량으로부터 전하트랩형 기억소자의 문턱전압변화를 시뮬레이션 할 수 있는 새로운 방법을 제안한다.

• E2M - 전기 전자와 첨단 소재
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• 제1권3호
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• pp.269-277
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• 1988

P형 Si(100)로 제작한 MOS 커패시터에 $Co^{60}$-.gamma.선을 주사한 후 고주파 C-V특성 곡선으로 부터 방사선 조사에 의해 유발된 산화막안의 트랩전하의 거동 및 Si- $SiO_{2}$계면에서의 트랩밀도 분포의 변화를 검토하였다. 산화막 느랩전하는 .gamma.선 흡수선량 증가와 더불어 증가하다가 $10^{7}$ rad 부근에서부터 서서히 포화하는 경향이 나타났으며 게면트랩밀도의 분포모양은 흡수선량의 증가와 더불어 전형적인 이그러진 W자형에서 넓혀진 V자형 분포로 변화하였으나 최소값은 항상 진성페르미준위( $E_{i}$)부근에 있었으며 그 밀도는 1.0*$10^{11}$~7.5*$10^{11}$[개/$cm^{2}$/eV]로 계산되었다. 또한, 일정 바이어스전압하에서의 조사선량에 따른 $V_{fb}$ 의 변화는 현저하지는 않았으나 바이어스 전압을 +12V로 인가할 때 변화방향의 반전상태가 관측되었다. 그 이유로는 Si측의 계면 부근에서 일어난 눈사태 전자가 산화막내로 주입됨에 따라 도너형 양전하의 수가 감소되기 때문으로 추정되었다.되었다.

• E2M - 전기 전자와 첨단 소재
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• 제1권3호
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• pp.243-250
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• 1988

530A의 질화막과 23A의 엷은 산화막두께로 제작된 MNOS 소자의 기억트랩분포와 기억특성을 TSC방법과 C-V방법으로 조사하였다. 소자는 전기적으로 기억갱신이 가능하며 무전압유지가 반영구적임을 확인하였다. 기억트랩에 해당하는 TSC곡선을 분석하는데는 공간적, 에너지적인 트랩의 분포모형을 가정하고 best fitting법을 사용하였다. 그 결과 기억트랩은 질화막-산화막 계면에서 질화막안으로 10A 깊이로 분포되었으며 에너지준위는 질화막전도대 하단에서 2.35-2.38eV로 분포되어 있음을 밝혔다. 또한 방전기구는 산화막층을 통한 직접터널링과 열적여기를 함께 고려하여 설명할 수 있었다.

• 전자공학회논문지T
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• 제36T권1호
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• pp.13-18
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• 1999

본 논문은 서로 두께가 다른 실리콘 산화막의 스트레스 바이어스에 의한 트랩밀도를 조사하였다. 스트레스 바이어스에 의한 트랩밀도는 인가 시간 동안의 전류와 인가 후의 전류로 구성되어 있다. 인가 시간 동안의 트랩밀도는 직류 전류로 구성되었으며 인가 후의 트랩 밀도는 계면에서 트랩의 충전과 방전에 의한 터널링에 희해 야기되었다. 스트레스 인가 동안의 트랩밀도는 산화막 두께의 한계를 평가하는데 사용되며 스트레스 인가 후의 트랩밀도는 비휘발성 기억소자의 데이터 유지 특성을 평가하는데 사용된다.