• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.1334-1337
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• 2011

HLA(High Level Architecture)는 분산 환경의 모델링 및 시뮬레이션(Modeling & Simulation)을 위한 공통 아키텍처를 제공하는 기술 표준이며, RTI(Run-Time Infrastructure)를 통해 HLA 서비스를 제공한다. HLA는 연동 객체 모델인 FOM(Federation Object Model)을 기반으로 시뮬레이션 환경을 구성하며, 시뮬레이션에 참여하는 모든 시뮬레이터는 동일한 FOM을 소유해야 한다. 따라서 시뮬레이션 체계 간 연동을 수행하기 위해서는 FOM을 통합하거나 FOM 간 연동을 위한 게이트웨이를 구현해야 한다. 한편, FOM을 통합하는 방법은 각 시뮬레이션의 연동 인터페이스 수정이 필요하기 때문에 게이트웨이를 구현하는 방법이 기존 시스템의 변경을 최소화할 수 있다. 따라서 본 논문은 HLA기반 시뮬레이션의 체계 간 연동을 제공할 수 있는 게이트웨이 구조를 제시한다. 특히, XML 형태의 객체 모델을 기반으로 교환 메시지를 정의하고, 메시지 처리 모듈을 게이트웨이에 플러그인 함으로써 시뮬레이션 체계 간 연동의 용이함을 보여준다.

• 한국항해항만학회지
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• 제40권6호
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• pp.421-430
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• 2016

컨테이너 터미널에서 육상 운송을 담당하는 트럭 운송사 입장에서의 트럭 대기 시간을 줄이기 위한 게이트 시뮬레이션 모델을 개발하였다. 개발 모델의 검증을 위하여 부산신항 P항만을 대상으로 2014년 12월의 4주간 트럭 진출입 자료를 적용한 결과, 99% 이상의 정확성을 보였다. 또한, 개발한 시뮬레이션 모델을 통해 기존 게이트 시스템과 최근 게이트 시스템을 비교해 보았다. 결과적으로 동쪽 진입 게이트 기준으로 기존 게이트 시스템에서는 최대 50대의 트럭 대기와 120분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 10대의 트럭 대기와 5.3분의 대기 시간이 소요되었다. 서쪽 진입 게이트 기준으로 기존 게이트 시스템에서는 최대 17대의 트럭 대기와 34분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 10대의 트럭 대기와 5.3분의 대기 시간이 소요되었다. 서쪽 진출 게이트 기준으로 기존 게이트 시스템에서는 최대 11대의 트럭 대기와 5.5분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 9대의 트럭 대기와 4.4분의 대기 시간이 소요되었다. 본 개발 모델을 통하여 각 게이트의 트럭당 진출입 처리 시간에 따라 어느 정도의 트럭 대기가 발생하는지를 파악할 수 있게 되었다. 또한, 각 게이트에서 트럭 진출입에 따른 트럭당 처리 시간을 여러 시나리오별로 시뮬레이션하여 트럭의 대기가 발생되지 않는 최적 게이트 시스템의 운영 기준을 찾는데 활용될 수 있다.

• EDISON SW 활용 경진대회 논문집
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• 제6회(2017년)
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• pp.719-725
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• 2017

막전압 고정 기법은 세포막 이온통로의 활성화 게이트, 비활성화 게이트의 물리적 성질 등을 밝힐 수 있다. 즉, 여러 다양한 펄스 프로토콜을 이용하여 활성화 게이트와 비활성화 게이트의 막전압 의존성을 구할 수 있다. 본 연구는 L-type $Ca^{2+}$ 통로의 모델을 막전압 고정 기법 시뮬레이션에 적용하여 최적의 펄스 프로토콜을 얻기 위한 방법을 제시하고자 하였다. 비활성화 게이트의 막전압 의존성을 구하는 경우, 테스트 전압에서 +10 mV의 전압으로 가기 전에 0 ms, 5 ms, 20 ms의 gap을 주었는데 이 중 5 ms의 gap을 주었을 때 모델과 가장 가까운 관계를 얻을 수 있었다. 다음으로 활성화 게이트의 막전압 의존성을 구하는 경우, 일반적인 방법으로는 실제 관계와 크게 다른 결과를 얻었으나, 0 mV 이하의 막전압에 대해서만 막전압 의존성을 구하는 방법을 사용하여 실제 관계와 근접한 결과를 얻을 수 있었다. 따라서, 본 시뮬레이션 프로그램을 적절히 이용한다면 실제 세포실험에서 정확한 수치를 얻기 위한 펄스 프로토콜을 얻는데 활용할 수 있을 것으로 본다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기물성,응용부문
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• pp.9-12
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• 2002

NPT IGBT의 게이트 길이 최적화에 대해 수치 해석적으로 분석하였다. 게이트가 길어질 때 드리프트 영역의 전압강하는 급격히 감소하는 반면 소자 표면의 전압강하는 일정하게 증가하기 때문에 순방향 전압강하가 최소가 되는 게이트 길이를 얻을 수 있음을 보였고 시뮬레이션 결과에 부합하는 표면 전압 강하에 대한 해석적인 모델을 처음으로 제시하였으며 그 결과가 시뮬레이션과 잘 일치함을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.1518-1521
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• 2010

현재 모바일 환경에서 다양한 자료 동기화 프로토콜 및 솔루션이 개발되었지만 이들 간의 상호호환성은 보장되고 있지 않은 실정이어서 관리의 어려움이 따르고 있다. 이에 본 연구팀은 통합된 자료 동기화 서버를 운용하기 위한 방안으로 서로 다른 자료 동기화 프로토콜 기반의 동기화 메시지 또는 자료를 통일된 형식으로 변환하기 위한 스탠드 얼론 (Stand alone) 자료 동기화 게이트웨이와 임베디드 자료 동기화 게이트웨이를 개발하였다. 하지만 두 게이트웨이는 규모의 확장성 (Scalability)과 자료 변환 성능 측면에서 상반된 장단점을 가지므로 두 게이트웨이의 성능을 비교/분석하여 전체 자료 동기화 시스템의 특성에 따라 상대적으로 효율적인 게이트웨이를 선택 운용하여야 할 필요성이 발생하였다. 게이트웨이 시스템의 특성상 성능 평가를 위해서는 다수의 모바일 단말기를 운용하여야 한다는 어려움이 있으므로 본 논문에서는 성능 분석을 위한 시뮬레이션 모델을 설계하였다. 시뮬레이션 모델을 통해 전체 단말기의 수와 동기화 요청 빈도에 따른 두 게이트웨이의 성능의 팔꿈치 지점을 파악할 수 있을 것이며, 이를 통해 각 자료 동기화 시스템 별 적합한 게이트웨이를 선택 운용하는데 도움이 될 것이다. 또한 병목현상이 발생하는 팔꿈치 지점을 개선함으로써, 전체 자료 동기화 시스템의 성능 향상에도 기여할 수 있을 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.709-712
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• 2008

본 연구에서는 이중게이트 MOSFET 제작시 가장 중요한 요소인 채널도핑농도가 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 이중게이트 MOSFET에서 문턱전압이하의 전류전도에 영향을 미치는 열 방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값과 채널도핑농도의 관계를 이차원 시뮬레이션 값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 이중게이트 MOSFET의 구조적 파라미터에 따라 전송특성을 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.751-754
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• 2008

본 연구에서는 나노구조 FinFET 제작시 게이트산화막 특성이 서브문턱영역에서 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 FinFET에서 문턱전압이하의 전류전도에 영향을 미치는 열방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값을 이차원 시뮬레이션값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 FinFET의 전송특성이 게이트산화막의 특성에 따라 매우 큰 변화를 보이는 것을 알 수 있었다. 특히 게이트길이가 작아지면서 전송특성에 커다란 영향을 미치는 터널링특성에 대하여 집중적으로 분석하였다.

• 한국정보통신학회논문지
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• 제12권10호
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• pp.1840-1844
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• 2008

본 연구에서는 이중게이트 MOSFET 제작시 가장 중요한 요소인 채널도핑농도가 문턱전압이하 영역에서 전송 특성에 미치는 영향을 분석하고자 한다. 포아슨방정식을 이용한 분석학적 전송모델을 사용하였다. 문턱전압이하의 전류전도에 영향을 미치는 열방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙 값과 채널도핑 농도의 관계를 Medici 이차원 시뮬레이션값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성 모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 이중게이트MOSFET의 구조적 파라미터에 따라 전송특성을 분석하였다.

• 전자공학회논문지C
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• 제36C권9호
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• pp.54-65
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• 1999

집적도 및 동작속도의 증가에 따라 설계과정에서 전력소모를 예측하는 것이 TTM(time to market)의 감소를 위해 중요한 문제로 대두되고 있다. 본 논문에서는 CMOS 게이트의 최대소모전력을 예측할 수 있는 예측모델을 제안하였다. 이 모델은 최대소모전력에 대한 계산모델이며, CMOS 게이트를 구성하는 MOSFET 및 게이트의 동작특성, 그리고 게이트의 입력신호 특성을 포함하여 형성하였다. 모델의 설정 절차로는, 먼저 CMOS 인버터에 대한 최대소모전력 예측모델을 형성하고, 다입력 CMOS 게이트를 CMOS 인버터로 변환하는 모델을 제안하여, 변환모델로 변환된 결과를 인버터의 최대소모전력 예측모델에 적용하는 방법을 택함으로서 일반적인 CMOS 게이트에 적용할 수 있도록 하였다. 제안된 모델을 $0.6{\mu}m$ 설계규칙으로 설계한 회로의 HSPICE 시뮬레이션 결과와 비교한 결과, 게이트 변환모델은 SPICE와 5%이내의 상대오차율을 보였으며, 최대소모전력 예측모델은 10% 이내의 상대오차율을 보여 충분히 정확한 모델임을 입증하였다. 또한 제안된 모델에 의한 계산시간이 SPICE 시뮬레이션보다 30배 이상의 계산속도를 보여, 전력예측을 위해 본 논문에서 제안한 모델이 매우 효과적임을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.328.1-328.1
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• 2016

높은 집적도를 가진 소자에 대한 요구가 커지면서 낸드 플래시 메모리에 대한 연구가 많이 이루어 지고 있다. 그러나 소자의 크기가 작아지면서 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값을 증가시켜야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층 구조의 높이와 방향의 두께가 증가할수록 게이트 누설 전류의 값이 감소하였다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30 % 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.