• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.200.2-200.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 소자의 크기가 작아지면서 비례 축소로 인한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값이 증가해야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 누설전류의 변화와 coupling ratio값의 변화를 관찰하였다. 비대칭 절연층 구조를 가지는 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층의 구조 높이와 방향의 두께가 증가 할수록 게이트 누설 전류의 값이 크게 줄어들었다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30% 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10d
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• pp.59-63
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• 2006

이동 애드 혹 네트워크(Mobile Ad Hoc Network; MANET)는 인프라 없이 빠른 구성이 가능한 네트워크이다. 하지만, 긴급 상황과 같은 특수한 경우가 아닌 일상생활에서 사용 가능한 네트워크로 발전하기 위해서는 MANET과 인터넷의 연결이 꼭 필요하다. 인터넷 노드와 MANET 노드 간의 통신을 가능하게 만드는 것은 인터넷과 MANET을 중계하는 인터넷 게이트웨이를 통해서 이다. 고장 감내(fault tolerance)를 지원하고 대역폭을 늘리기 위해 다중 인터넷 게이트웨이들을 MANET에 배치하여 사용할 수 있다. 다중 게이트웨이들 간의 부하를 잘 분배한다면 네트워크 성능 향상을 얻을 수 있으므로, MANET 내에 여러 개의 인터넷 게이트웨이가 존재할 경우 이들 간의 부하 균등화는 중요한 이슈이다. 본 연구에서는 노드들의 이동이 빈번하고 인터넷 게이트웨이들이 고정되어 있는 MANET 환경에서의 부하 균등화 인터넷 게이트웨이 발견 기법들을 제안한다. 기존에 제안된 부하 균등화 기법들로 Shortest Path (SP), Minimum Load Index(MLI), Running Variance Metric (RVM) 기법들을 소개하고 각 기법들에 대한 시뮬레이션 결과를 제공한다. 시뮬레이션을 통해 이들 기법을 분석하여 문제점을 찾아내고 이를 수정 및 보완하여 새로운 기법들을 제안하며, 새로운 기법들의 성능이 기존 기법들에 비하여 향상되었음을 보인다.

• Proceedings of the KIEE Conference
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• 2002.07c
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• pp.1549-1551
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• 2002

현재 게이트 길이가 100nm 이하의 MOSFET 소자를 구현할 때 가장 대두되는 문제인 short channel effect를 억제하는 방법으로 제안된 소자 중 하나가 double gate (DG) silicon-on-insulator (SOI) MOSFET이다. 그러나 DG SOI MOSFET는 두 게이트간의 align과 threshold voltage control 문제가 있다. 본 논문에서는 DG SOI MOSFET에서 이상적으로 게이트가 align된 구조와 back 게이트가 front 게이트보다 긴 non-align된 구조가 subthreshold 동작 영역에서 impact ionization에 미치는 영향에 대해 시뮬레이션을 통하여 비교 분석하였다. 그 결과 게이트가 이상적으로 align된 구조보다 back 게이트가 front 게이트보다 긴 non-align된 구조가 게이트와 드레인이 overlap된 영역에서 impact ionization이 증가하였으며 게이트가 각각 n+ 폴리실리콘과 p+ 폴리실리콘을 가진 소자에서 두 게이트가 같은 work function을 가진 소자보다 높은 impact generation rate을 가짐을 알 수 있었다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.221-223
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• 2020

반도체 기반 고전압 펄스 발생장치에 적용 가능한 고전압 스위치는 주로 수 kV 정격의 반도체 스위치를 직렬로 스태킹하여 구성되며, 이때 각 스위치 소자에는 절연과 동기화된 각각의 게이트 신호가 인가되어야 한다. 본 논문에서는 짧은 펄스 폭의 온, 오프 게이트 펄스와, 단일 턴의 고전압 전선을 일차측으로 갖는 게이트 변압기를 통해 직렬로 구성된 반도체 스위치 스택 기반의 펄스 모듈레이터에 적용 가능한 간단한 구조의 게이트 구동회로가 설계되었다. 각 스위치에 게이트 신호를 전달하기 위해 온, 오프 게이트 펄스를 사용함으로써 게이트 변압기의 포화를 방지할 수 있으며, 이때 각 스위치의 게이트 턴-온, 오프 전압은 변압기 이차측의 제너 다이오드와 스토리지 커패시터를 통해 유지된다. Pspice 시뮬레이션을 통해 12개의 IGBT를 직렬로 구성하여 설계된 구조의 게이트 회로를 적용, 최대 10kV 펄스 출력 조건에서 안정적인 동작을 확인하고 설계를 검증하였으며 1200V 급 IGBT를 사용하여 실제 스위치 스택과 게이트 구동회로 모듈을 1리터 이내의 부피로 고밀도화하여 제작하였다.

• KIPS Transactions on Computer and Communication Systems
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• v.5 no.12
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• pp.439-446
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• 2016

In this paper, an efficient prediction accuracy enhancement strategy is proposed for improving the performance of the prediction-based parallel event-driven gate-level timing simulation. The proposed new strategy adopts the static double prediction and the dynamic prediction for input and output values of local simulations. The double prediction utilizes another static prediction data for the secondary prediction once the first prediction fails, and the dynamic prediction tries to use the on-going simulation result accumulated dynamically during the actual parallel simulation execution as prediction data. Therefore, the communication overhead and synchronization overhead, which are the main bottleneck of parallel simulation, are maximally reduced. Throughout the proposed two prediction enhancement techniques, we have observed about 5x simulation performance improvement over the commercial parallel multi-core simulation for six test designs.

• ETRI Journal
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• v.9 no.1
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• pp.37-42
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• 1987

개인용 전자자동설계 시스팀인 EDAS_P의 schematic으로부터 직접 디지틀 회로의 논리동작을 시뮬레이션할 수 있는 게이트 레벨 논리 시뮬레이터(GLSIM_P)를 IBM PC에서 C언어를 이용하여 개발하였다. 다룰수 있는 소자로는 input clock, 일반 게이트 및 clocked 게이트, ROM, RAM, PLA등이다. 논리신호 레벨은 1, 0,*(intermediate)이다. 효율적인 논리해석을 위해 selective trace 및 event driven 방식을 도입하였으며 게이트 500개 정도까지 해석이 가능하다.

• Proceedings of the KIPE Conference
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• 2010.07a
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• pp.43-44
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• 2010

본 논문에서는 저전압 구동 인버터의 게이트 구동회로 설계 시, 밀러 캡 영향이 야기할 수 있는 암 단락 현상 방지를 위한 양전원 방식의 게이트 구동회로 설계를 제안한다. 제안하는 회로는 부트스트랩 방식의 0~15[V] 의 전원을 사용하고, 커패시터와 다이오드를 통하여 마이너스 전압을 생성하며 이를 통해 양전원으로 게이트를 구동한다. 이는 단 전원 방식에 비하여 밀러 캡의 영향을 줄일수 있고 이를 통해 스위칭 시 소자의 스트레스를 감소시키며 또한 암단락을 방지한다. 제안하는 회로를 시뮬레이션과 실험을 통해 검증하였다.

• Journal of the Korea Society for Simulation
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• v.28 no.2
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• pp.97-105
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• 2019

The tactical mobile ad-hoc network(MANET) consists of distributed autonomous networks between individual ground nodes, which is effective in terms of network survivability and flexibility. However, due to constraints such as limited power, terrain, and mobility, frequent link disconnection and shadow area may occur in communication. On the other hand, the satellite network has the advantage of providing a wide-area wireless link overcoming terrain and mobility, but has limited bandwidth and high-latency characteristic. In the future battlefield, an integrated network architecture for interworking multi-layer networks through a heterogeneous network gateway (HNG) is required to overcome the limitations of the existing individual networks and increase reliability and efficiency of communication. In this paper, we propose a new HNG architecture and detailed algorithm that integrates satellite network and the tactical MANET and enables reliable data transfer based on flow characteristics of traffic. The simulations validated the proposed architecture using Riverbed Modeler, a network-level simulator.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1309-1310
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• 2007

본 논문에서는 IGBT 소자 중 온저항을 낮추고 집적성을 향상시키기 위해 고안된 트렌치 게이트 IGBT의 단점인 게이트 코너에서의 전계 집중현상을 완화하기 위해 P+ 베이스 영역에 트렌치 전극을 형성하고, 트렌치 바닥면에 P+ 층을 형성한 새로운 구조를 제안하고 TSUPREM과 MEDICI 시뮬레이션을 사용하여 전기적 특성을 분석하였다. 제안한 구조를 시뮬레이션한 결과 순방향 저지시에 15% 이상의 항복전압 향상을 보였으며, 이 때 온저항 특성과 문턱전압의 변화는 없었다. 전계 분포를 3차원적 시뮬레이션을 통해 트렌치 전극 바닥에 형성된 P+ 층에 의해 전계집중이 분산되는 전계분산 효과에 의해 항복전압을 향상시킴을 확인하였다. 전계분산 효과에 의한 항복전압향상은 트렌치 게이트의 코너와 트렌치 전극의 코너의 깊이가 같을수록 두 코너 사이의 거리가 가까울수록 커짐을 시뮬레이션을 통해 확인하였다. 제안 구조는 공정상 복잡성이 야기되지만 15%이상의 항복전압향상 효과는 소자 특성 개선에서 많은 응용이 기대된다.

• Proceedings of the Korea Society for Simulation Conference
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• 1997.04a
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• pp.36-38
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• 1997

본 논문은 gate-level timed circuits의 자동 합성과 검증에 대한 것으로, 동기 회 로는 디자인을 최적화하기 위해 합성 절차가 사용된 동안 설계서에 명시된 시간 정보에 속 한 비동기 회로의 일부로서 이 시스템은 열거된 일반적인 회로 작용과 시간의 요구 조건에 대해 설계를 해석한다. 이 설계는 영향을 미치는 상태 공간을 구하기 위해 정확하고 효과적 인 시간 해석 알고리즘을 사용해 해석할 수 있는 그래픽 표현으로 자동적으로 변환된다. 이 상태공간으로부터 합성 절차는 standard-cells과 gate-arrays와 같은 반 주문형 반도체로 매핑을 용이하게 하기 위해 기본 게이트만을 사용해 어려움을 해결하는 시간에 대한 회로 유도된다.