• 전기전자학회논문지
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• 제26권2호
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• pp.313-318
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• 2022

피드백 전압 감지 구조는 기존 외부 출력 캐패시터의 제거로 인한 오버슈트 및 언더슈트 현상을 완화하기 위해 제안된다. 기존의 LDO 레귤레이터는 전원 공급 전압의 불균형으로 인해 발생하는 오버슈트 및 언더슈트를 겪는다. 따라서 제안된 LDO는 기존 LDO의 피드백 경로만 유지하면서 새로운 제어 경로를 형성하기 위해 보다 개선된 과도 응답을 갖도록 설계되었다. 새로운 제어 경로는 출력 단계에서 발생하는 오버슈트 및 언더슈트 현상을 감지한다. 이에, 패스 소자의 게이트 노드의 전류를 충방전함으로써 패스 소자의 동작 속도가 향상된다. 피드백 전압 감지 구조가 있는 LDO 레귤레이터는 3.3~4.5V의 입력 전압 범위에서 작동하며 3V의 출력 전압에서 최대 200mA의 부하 전류를 가집니다. 시뮬레이션 결과에 따르면 부하전류가 200mA일 때 언더슈트 조건에서는 73mV, 오버슈트 조건에서는 61mV이다.

• 한국기계가공학회지
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• 제21권7호
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• pp.84-90
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• 2022

The purpose of the cover housing component of a car door is to protect the terminals of the plug housing that connects the electric control unit on the door side to the car body. Therefore, for a smooth assembly with the plug housing and to prevent contaminants from penetrating into the gaps that occur after assembly, the warpage of the cover housing should be minimized. In this study, to minimize the warpage of the cover housing, optimization was performed for design factors related to the mold and processes based on the injection molding simulation. These design factors include gate location, gate diameter, injection time, resin temperature, mold temperature, and packing pressure. To optimize the design factors, Taguchi's approach to the design of experiments was adopted. The optimal combination of the design factors and levels that minimize warpage was predicted through L₁₈-orthogonal array experiments and main effects analysis. Moreover, the warpage under the optimal design was estimated by the additive model, and it was confirmed through the simulation experiment that the estimated result was quite consistent with the experimental result. Additionally, it was found that the warpage under the optimal design was significantly improved compared to both the warpage under the initial design and the best warpage among the orthogonal array experimental results, which numerically decreased by 36.9% and 23.4%, respectively.

• 전자공학회논문지
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• 제53권8호
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• pp.39-48
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• 2016

본 논문에서는 소스와 드레인의 구조가 육각형인 FinFET에서 구조 변수 및 핀/핑거 개수 증가에 따른 열 저항 모델을 제안한다. 소자의 크기가 감소하여 발열 효과 및 열 특성의 영향이 커졌으며, 이를 분석하기 위해 소자의 열 저항은 중요한 요소이다. 열 저항 모델은 소자에서 열이 생성되는 열원과 열이 빠져나가는 contact를 설정했으며, 도메인은 열원과 4 부분의 소스, 드레인, 게이트, 서브스트레이트 contact를 통해 나누어진다. 또 각각의 contact 열 저항 모델은 TCAD의 시뮬레이션 결과의 온도 및 열 흐름을 분석하여 해석이 용이한 형태로 세분화하였다. 도메인들은 그 구조에 따라 구조 변수를 통한 적분 및 등각 매핑 방식을 기반으로 모델링하였다. 먼저 싱글 핀으로 열 저항을 분석하여 모델링하였으며, 멀티 핀/핑거의 열 저항 모델의 정확도를 높이기 위해 채널증가에 따른 파라미터의 변화를 적용하였다. 제안한 열 저항 모델은 3D Technology CAD 시뮬레이션을 해석하여 얻은 열 저항 결과와 비교하였으며, 싱글 핀 및 멀티 핀의 전체 열 저항 모델은 3 % 이하의 오차를 얻었다. 제안한 열 저항은 핀/핑거 개수의 증가에 따른 열 저항을 예측할 수 있으며, 발열효과 및 열 특성 분석을 계산하여 회로 특성을 개선할 수 있다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.78-86
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• 1999

신경회로망은 학습 시에는 입력패턴이 변하지 않고 조정된 결합계수 값을 레지스터에 저장시키며, 시험시에는 반대로 결합계수가 고정되고, 레지스터에 입력패턴을 기억시킴으로써 학습과 시험 뉴런회로를 공유할 수 있는 특성을 가지고 있다. 본 연구에서는 신경회로망의 이러한 특성을 고찰하여, 신경회로망 구현시 게이트의 수를 줄일 수 있으며, 학습(learning) 및 시험(testing)시의 연산처리 시간을 단축시키기 위하여 곱셈연산 대신 어드레싱 LUT를 사용하여 학습과 시험이 동일한 신경회로망에서 수행할 수 있는 일체형 디지털 신경회로망 구현을 제안하였다. 제안한 신경회로망의 동작을 검증하기 위하여 수정된 오차역전파 학습 알고리듬에 의한 학습과정을 소프트웨어와 VHDL로 시뮬레이션 하였다. 7-segment 인식기 학습을 비교 검토한 결과, 입력패턴에 따라 다소 학습시간 및 학습횟수의 차이는 있지만 대체로 반복회수는 1000∼10000회 정도로 학습시간은 4∼20㎲로 나타났다. 신경회로망의 동작이 소프트웨어 시뮬레이션 학습 진행 상황과 동일하게 학습됨을 알 수 있었고 구현한 신경회로망이 정상적으로 수행됨을 확인하였으며, 또한 초기치 변화에 대한 실험에서도 초기치의 변화에 구애받지 않고 원활하게 학습되었다. 또한 본논문에서 구현된 신경회로망은 기존의 보드형 신경회로망보다 적은 수의 소자로 구현됨을 보였다.

• 대한토목학회논문집
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• 제28권5B호
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• pp.575-589
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• 2008

본 연구는 지진해일단파(tsunami bore) 혹은 조석단파(tidal bore)와 같은 단파의 동수역학적인 거동특성을 검토할 목적으로, 댐파괴류에서 단파의 형성과 동일한 방법, 즉 수조의 한쪽 끝단에 있는 고수위의 저수조(貯水槽) 게이트를 순간적으로 제거하는 방법으로 단파를 발생시킨다. 이러한 단파의 형성과 전파에 관한 수치시뮬레이션에 이상유(二相流)모델에 기초한 Navier-Stokes식을 적용하며, 이 때 비압축성 및 비혼합성의 액체와 기체흐름을 각각 고려한다. 기체와 액체의 접면을 VOF법으로 추적하고, Navier-Stokes방정식을 수치적으로 풀기 위하여 MCIP법을 적용한다. 1차원인 CIP법을 분할스텝기법을 사용하여 고차원으로 확장한 MCIP법은 수치확산이 매우 작고, 또한 안정된 스킴으로 알려져 있다. 게다가, 난류를 시뮬레이션하기 위하여 그의 유용성이 잘 알려져 있는 LES모델을 사용한다. 단파의 형성과 전파에 관한 수치해석결과를 검증하기 위하여 수리실험을 수행하였으며, 시간경과에 따른 수위변동과 평균유속변동에 대한 수치해석결과 및 실험결과를 비교하여 매우 양호한 상호대응관계를 확인할 수 있었다.

• 정보처리학회논문지C
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• 제10C권3호
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• pp.377-386
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• 2003

본 논문에서는 이동 애드혹 네트워크의 코어-기반 멀티캐스트 트리 라우팅 알고리즘에 가중치 클러스터링을 이용하여 효율적으로 코어-기반 멀티캐스트 트리를 유지하는 기법을 제안한다. 코어-기반 멀티캐스트 트리 라우팅에서 가장 큰 문제점은 코어 노드의 위치를 결정하는 문제이다. 코어 노드의 위치에 따라서 데이터의 전송 거리가 달라진다. 코어노드의 이동으로 인하여 멀티캐스트 트리의 재구성으로 인한 오버헤드가 전체 네트워크에 미치는 영향이 크므로 가중치 클러스터링을 이용한다. 클러스터의 헤드와 게이트웨이 노드, 클러스터 헤드의 연결 경로를 멀티캐스트 트리로 구성하여 데이터 전달과 제어 메시지의 전달 경로로 사용한다. 코어 노드의 선택은 코어 영역내의 클러스터 헤드 노드들 중에서 가중치가 가장 작은 값을 갖는 노드를 코어 노드로 선정한다. 성능평가에서 코어영역을 단계별로 증가시켰을 때 코어영역이 전송지연에 미치는 영향을 기존의 코어 기반 트리방식과 비교한 결과 전송지연과 오버헤드가 감소하였다. 이와 같이 가중치 클러스터링에 의하여 멀티캐스트 트리를 구성하고 유지함으로써 제안한 방식이 코어 노드의 위치와 이동성에 따라서 전송거리와 제어 오버헤드가 고정 CBT 방식보다 향상됨을 알 수 있었으며, 코어 노드를 선택할 때 이동성이 적고, 네트워크의 중심에 가까울수록 멀티캐스트 트리가 안정되며 전송거리도 짧아짐을 시뮬레이션을 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.1-8
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• 2011

트랜지스터의 최대 출력 성능을 제한하는 요소 중 가장 중요한 하나가 항복 전압이다. GaAs 기판 위에 점진적으로 성장된 메타몰픽(Metamorphic) InAlAs/InGaAs HEMTs(MHEMT)는 InP 기판 위에 성정한 HEMT에 비해 비용 측면에서 특히 장점을 가지고 있다. 그러나 GaAs 나 InP 기반의 HEMT 소자들은 모두 우수한 마이크로파 및 밀리미터파 주파수 특성 및 이에 따른 저잡음 특성에 비해 낮은 항복전압으로 인해 파워 소자로서는 중간출력 정도의 소자로서만 사용 가능하다. 이러한 HEMT 소자의 항복 전압을 개선하기 위하여 본 논문에서는 InAlAs/$In_xGa_{1-x}As$/GaAs MHEMT 소자들의 항복 특성을 시뮬레이션하고 분석하였다. 2차원 소자 시뮬레이터의 hydrodynamic 전송 모델을 사용하여 $In_{0.52}Al_{0.48}As/In_{0.53}Ga_{0.47}As$ 이종접합 구조를 갖는 제작된 0.1-${\mu}m$ ${\Gamma}$-gate MHEMT 소자에 대하여 파라미터 보정 작업을 수행한 후 항복 특성에 영향을 주는 요소들을 분석하였다. 깊은 준위 트랩 효과를 고려한 충돌 이온화 및 게이트 전계를 분석하였고, 인듐(In) 몰 성분 변화에 따른 $In_xGa_{1-x}As$ 채널에서의 항복 특성 예측을 위한 충돌 이온화 계수를 경험적으로 제안 적용하였다.

• 전자공학회논문지
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• 제50권6호
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• pp.145-155
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• 2013

본 연구에서는 8K UHD($7680{\times}4320$) 영상을 실시간 부호화하기 위한 $4{\times}4$ 블록 부화소 움직임추정기를 제안한다. 연산처리성능을 향상시키기 위해 보간 연산을 $4{\times}4$ 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 $10{\times}10$개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, $4{\times}4$ 블록 병렬 보간 필터는 3단(수평 수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 436.5K게이트의 $4{\times}4$ 블록 부화소 움직임추정기는 동작주파수 187MHz에서 8K UHD급 동영상을 초당 30프레임으로 실시간 처리하는 성능을 보였다.

• 방송공학회논문지
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• 제17권2호
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• pp.374-387
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• 2012

본 논문에서는 이산 웨이블릿 패킷 변환을 이용하여 디지털 홀로그램의 중요 성분을 추적하고 암호화하는 알고리즘을 위한 하드웨어를 구현하였다. 웨이블릿 변환과 부대역의 패킷화를 이용한 암호화 방법을 이용하고, 적용된 암호화 기법은 웨이블릿 변환의 레벨과 에너지 값을 선택함으로써 다양한 강도로 암호화가 가능하다. 디지털 홀로그램의 암호화는 크게 두 부분으로 구성되는데 첫 번째는 웨이블릿 변환을 수행하는 것이고, 두 번째는 암호화를 수행하는 것이다. 고속의 웨이블릿 변환을 하드웨어로 구현하기 위해서 리프팅 기반의 하드웨어 구조를 제안하고, 다양한 암호화를 수행하기 위해서는 다중모드를 가지는 블록암호시스템의 구조를 제안한다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅 하드웨어를 구성하였다. 블록 암호시스템의 구성을 위해서 AES, SEED, 그리고 3DES의 블록암호화 알고리즘을 사용하였고 데이터를 최소의 대기시간(최소 128클록, 최대 256클록)만을 가지면서 실시간으로 데이터를 암호화 혹은 복호화시킬 수 있다. 디지털 홀로그램은 전체 데이터 중에서 단지 0.032%의 데이터만을 암호화되더라도 객체를 분간할 수 없었다. 또한 구현된 하드웨어는 $0.25{\mu}m$ CMOS 공정에서 약 20만 게이트의 자원을 사용하였고, 타이밍 시뮬레이션 결과에서 살펴볼 때 약 165MHz의 클록속도에서 안정적으로 동작할 수 있었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권4호
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• pp.421-426
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• 2010

무선 메쉬 네트워크는 쉬운 설치와 향상된 커버리지로 인해 많은 관심과 연구가 진행되고 있다. 예를 들면 메쉬 네트워크에서 throughput을 향상시키는 라우팅 프로토콜에 관한 연구나, 메쉬 링크의 품질을 측정하는 방법 등 다양하다. 하지만 이러한 연구들 중 대부분은 메쉬 라우터의 위치가 고정되어 있다고 가정한다. 하지만 실내 메쉬 네트워크의 경우 관리자가 메쉬 네트워크를 독점적으로 관리하기 때문에 설치 시에 메쉬 라우터를 설치할 위치를 마음대로 결정할 수 있다. 따라서 처음부터 메쉬 네트워크의 성능을 고려하여 메쉬 라우터를 설치하는 것은 성능향상에 필수적이다. 이 논문에서는 유전자 기반 최적화 알고리즘을 바탕으로 메쉬 네트워크의 특성 (간섭, 패킷 전달 토폴로지 등)을 고려한 메쉬 라우터 위치선정 기법을 제시한다. 기존에 메쉬 네트워크는 아니지만 다양한 무선 내트워크에서 기지국이나 AP등을 설치하는 문제가 연구되었고, 메쉬 네트워크의 고정된 메쉬 라우터 집합에서 게이트웨이를 선택하는 문제등이 연구되었지만, 메쉬 라우터의 위치를 선택하는데 있어서, 메쉬 라우터들의 위치나 메쉬 라우터 상에서의 패킷 전송 토폴로지에 의한 간섭을 고려한 연구는 없었다. 다양한 시뮬레이션을 통해 이 논문에서 제시된 기법이 랜덤 선택 기법에 비해 30-40%의 향상을 달성하였음을 보였다.