Abstract
In this paper, we implement a new hardware for finding the significant coefficients of a digital hologram and ciphering them using discrete wavelet packet transform (DWPT). Discrete wavelet transform (DWT) and packetization of subbands is used, and the adopted ciphering technique can encrypt the subbands with various robustness based on the level of the wavelet transform and the threshold of subband energy. The hologram encryption consists of two parts; the first is to process DWPT, and the second is to encrypt the coefficients. We propose a lifting based hardware architecture for fast DWPT and block ciphering system with multi-mode for the various types of encryption. The unit cell which calculates the repeated arithmetic with the same structure is proposed and then it is expanded to the lifting kernel hardware. The block ciphering system is configured with three block cipher, AES, SEED and 3DES and encrypt and decrypt data with minimal latency time(minimum 128 clocks, maximum 256 clock) in real time. The information of a digital hologram can be hided by encrypting 0.032% data of all. The implemented hardware used about 200K gates in $0.25{\mu}m$ CMOS library and was stably operated with 165MHz clock frequency in timing simulation.
본 논문에서는 이산 웨이블릿 패킷 변환을 이용하여 디지털 홀로그램의 중요 성분을 추적하고 암호화하는 알고리즘을 위한 하드웨어를 구현하였다. 웨이블릿 변환과 부대역의 패킷화를 이용한 암호화 방법을 이용하고, 적용된 암호화 기법은 웨이블릿 변환의 레벨과 에너지 값을 선택함으로써 다양한 강도로 암호화가 가능하다. 디지털 홀로그램의 암호화는 크게 두 부분으로 구성되는데 첫 번째는 웨이블릿 변환을 수행하는 것이고, 두 번째는 암호화를 수행하는 것이다. 고속의 웨이블릿 변환을 하드웨어로 구현하기 위해서 리프팅 기반의 하드웨어 구조를 제안하고, 다양한 암호화를 수행하기 위해서는 다중모드를 가지는 블록암호시스템의 구조를 제안한다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅 하드웨어를 구성하였다. 블록 암호시스템의 구성을 위해서 AES, SEED, 그리고 3DES의 블록암호화 알고리즘을 사용하였고 데이터를 최소의 대기시간(최소 128클록, 최대 256클록)만을 가지면서 실시간으로 데이터를 암호화 혹은 복호화시킬 수 있다. 디지털 홀로그램은 전체 데이터 중에서 단지 0.032%의 데이터만을 암호화되더라도 객체를 분간할 수 없었다. 또한 구현된 하드웨어는 $0.25{\mu}m$ CMOS 공정에서 약 20만 게이트의 자원을 사용하였고, 타이밍 시뮬레이션 결과에서 살펴볼 때 약 165MHz의 클록속도에서 안정적으로 동작할 수 있었다.
