우주센터의 발사관제시스템은 우주센터 내에서 이루어지는 발사체에 대한 각종 지상시험과 발사시험시 발사체, 발사대, 추진지상공급계 등 외부 시스템과의 인터페이스를 통한 데이터 모니터링 및 제어를 수행하게 되며 실시간 원격제어 시스템, 시뮬레이션 시스템, 데이터 서버, 외부 네트워크 등으로 이루어져 있다. 발사체 시뮬레이션 시스템 개발의 목적은 발사체를 모사하여 지상 발사관제시스템 구축시 성능시험 및 검증을 수행하는 것이다. 본 논문에서는 시뮬레이터 시스템의 개요, 주요 장비에 대한 개념설계 및 실시간 데이터 처리에 대한 시험평가를 다루었다.
MOSFET는 전력감소, 도핑농도 증가, 캐리어 속도 증가를 위해서 많은 변화를 가져왔다. 이러한 변화를 받아들이기 위해서, 채널의 길이와 공급전압이 감소해야만하며, 그것으로 인해 소자가 더욱 작아지게 되었다. 현존하고 있는 시뮬레이션 프로그램은 많은 기술자와 과학자들에 의해 개발되어졌다. 본 논문에서는 상용화되어지고 있는 두 가지 시뮬레이터인 Micro-tec과 ISE-TCAD을 사용하여 나노 구조 소자를 시뮬레이션하여 비교하였다. 소자의 게이트 길이(Lg)는 180nm를 사용하였다. 두 시뮬레이터를 사용하여 MOSFET의 특성과 I-V 곡선 및 전계에 대해서 비교 분석하였다.
본 논문에서는 한글 비트 맵 폰트와 프린터 데이타의 실시간 압축과 복원에 적합 한 니블 RLE(Run Length Encoding)코드를 제안한다. 제안한 코드를 명조체와 고딕체 완성형 한글 폰트와 프린터 출력 데이타에 적용하여 압축율이 좋음을 보인다. 그리고 압축과 복원을 분리하여 각각 하나의 ASIC(주문형 반도체)으로 설계하고 CAD상에서 시뮬레이션하여 동작을 확인한다. ASIC은 0.8 미크론 CMOS 게이트 어레이로 설계하여 약 2,400 게이트가 소요되었으며 25MHz 클럭으로 동작 하였다. 따라서 제안한 코드는 간단한 하드웨어로 최고 100M bit/sec로 압축 및 복원을 수행하여 실시간 응용에 적합 하다.
일반적으로 Intelligent power module (IPM)의 상부 스위치 구동을 위한 플로팅 전원 공급 방법으로 부트스트랩 회로가 많이 사용되고 있다. 부트스트랩 회로는 구성이 간단하고 집적화가 가능하다는 장점이 있으나 몇 가지 문제점을 가지고 있다. 상부 스위치 게이트 드라이버 회로에 전원을 공급하기 위해 매 주기마다 충분한 에너지를 충전할 수 있는 시간이 요구되며, 충전된 에너지는 한정적이므로 스위치 턴 온 (turn-on)시간의 제한을 갖게 된다. 그리고 주파수가 낮아질수록 부트스트랩 커패시터 용량이 증가하여 집적화에 장애요인이 된다. 이러한 단점은 전하 펌프 회로를 사용함으로써 보완될 수 있다. 본 논문에서는 IPM의 플로팅 전원 공급 방법으로 전하 펌프 회로를 적용하여 분석하였으며, 이러한 분석을 기반으로 전하 펌프 회로의 설계 방법을 제안하였다. 분석과 제안된 설계 방법의 타당성을 검증하기 위하여 시뮬레이션과 실험을 수행하였으며, 제시된 결과는 제안된 설계 방법의 유용성을 입증하였다.
본 논문에서는 일반적인 플레쉬 ADC에서 저항열을 이용하여 기준전압을 생성한 것과는 달리, 부유게이트를 이용하여 기준전압을 생성한다. 제안된 플레쉬 ADC를 포함하는 파이프라인 ADC에서 행위모델 시뮬레이션을 수행했을 때 생성된 상기 플레쉬 ADC를 포함하는 파이프라인 ADC의 SNR은 약 77 dB, 해상도는 12 bit이고, 90 % 이상이 ${\pm}0.5$ LSB 이내의 INL을 보여주고 있으며, INL과 마찬가지로 90 % 이상이 ${\pm}0.5$ LSB 이내의 DNL 결과를 보였다.
This study introduces an optimization methodology for the determination of gate location that ensures the melt flow balance within a part cavity of injection mold. A new sequential direct-search scheme based on the recursive reduction of the designer-specified gate design area is developed, and it is integrated with a commercial flow simulation tool for optimization. To quantify the level of melt flow balance, we employ the maximum difference among the fill times for the melt fronts to reach the boundary elements of part cavity as objective function. The proposed methodology is successfully applied in the case study of melt flow balancing in molding of a bar code scanner model. The result shows that the melt flow balance at the optimized gate positions is significantly improved from that for the initial gate position.
홈 게이트웨이는 유비쿼터스 홈 서비스를 지속적으로 제공하기 위해 24시간 가동되므로 연간 소모하는 전력의 규모가 크다. 네트워크의 유휴 시간에 최소 전력을 사용하는 전력 절감 모드를 적용하면 이러한 전력 소모를 줄일 수 있다. 본 논문의 전력 절감 모드 결정 알고리즘은 유휴 시간이 시작되면 유휴 시간의 누적된 정보를 토대로 현재의 유휴 시간의 길이를 예측하고, 그 결과에 따라 전력 절감 모드로 전환한다. 전력 절감 모드에서 간단한 제어용 프로토콜 데이터는 활성 모드로의 전환 없이 프록시로 처리한다. 그리고 사용자 트래픽이 존재할 경우에만 활성 모드로 전환한다. 이러한 알고리즘을 검증하기 위해서는 흠 네트워크에서 트래픽 데이터를 수집하여, 시뮬레이션을 수행하였다. 그 결과 기존 방식에 비해 최소 14%에서 최대 49%의 전력 절감 효과를 보였다.
갈륨-질화물 (GaN) 기반의 고 전자 이동도 트랜지스터 (High Electron Mobility Transistor, HEMT)는 GaN의 큰 밴드갭 (3.4~6.2 eV), 높은 항복전계 (Ec~3 MV/cm) 및 높은 전자 포화 속도 (saturation velocity $-107\;cm{\cdot}s-1$) 특성과 AlGaN/GaN 등과 같은 이종접합구조(Heterostructure )로부터 발생하는 높은 면밀도(Sheet Concentration)를 갖는 이차원 전자가스(Two-Dimensional Electron Gas, 2DEG) 채널로 인해 차세대 고출력/고전압 소자로서 각광받고 있다. 하지만 드레인 쪽의 게이트 에지부분에 집중되는 전계로 인한 애벌린치 할복현상(Breakdown)이 발생하는 문제점이 있다. 따라서 AlGaN/GaN HEMT의 항복전압 향상을 위한 방법으로 필드플레이트(Field-Plate) 구조가 많이 사용되고 있다. 본 논문에서는 2D 시뮬레이션을 통한 AlGaN/GaN HEMT의 필드플레이트 구조 최적화를 수행하였다. 이를 위해 ATLASTM 전산모사 프로그램을 이용하여 필드플레이트 길이, 절연체 증류 및 두께에 따른 전류 전압 특성 및 전계 분산효과에 대한 전산모사를 수행하여 그 결과를 비교, 분석 하였다, 이를 바탕으로 기존의 구조에 비해 약 300%이상 향상된 항복전압을 갖는 AlGaN/GaN HEMT의 최적화된 필드 플레이트 구조를 제안하였다.
Journal of Advanced Marine Engineering and Technology
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제34권2호
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pp.289-295
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2010
플락스틱 재료를 사용한 가공법 중에서 가장 보편적인 가공법이 사출성형이다. 플라스틱 재료의 활용도는 지속적으로 증가하고 있으며, 신소재 등의 개발로 그 적용범위 또한 확대되고 있다. 사출성형에서 수축현상은 수지의 종류, 즉 결정성 수지인지 비결정성 수지인지에 따라 크게 다르게 나타나며 사출성형시의 운전조건에 따라서도 다르다. 본 연구에서는 Al합금으로 제작되고 있는 인라인 스케이트의 프레임을 플라스틱 재료로 대체하기 위한 최적화 공정에 관한 것이다. 금형설계 전 해석을 통하여 성형공정이 최소화되는 런너와 게이트의 치수와 형상을 결정하겠다. 런너와 게이트의 치수 변화에 따른 제품의 사출성형성을 알아보겠다. 본 연구의 시뮬레이션에서는 사출성형해석용 소프트웨어인 Moldflow를 이용해서 해석을 수행하였다.
본 논문에서는 고주파에서 동작하는 터널링 전계효과 트랜지스터 (TFET)의 소신호 파라미터 추출과 이에 대한 분석을 다루고 있다. 시뮬레이션으로 구현된 TFET의 채널 길이는 50 nm에서 100 nm 사이에서 변화되었다. Conventional planar MOSFET 기반의 quasi-static 모델을 이용하여 TFET의 파라미터 추출이 이루어졌으며 다른 채널 길이를 갖는 TFET에 대한 소신호 파라미터의 값을 게이트 바이어스 변화에 따라서 추출하였다. 추출 결과로부터 effective gate resistance와 transconductance, source-drain conductance, gate capacitance 등 주요 파라미터의 채널 길이 변화에 따른 경향성이 conventional MOSFET과 상당히 다른 것을 확인하였다. 그리고 $f_T$는 MOSFET과 달리 게이트 길이 역수의 값에 정확히 반비례하는 특성을 보였으며 TFET의 고주파 특성 향상을 transconductance의 개선이 아닌 gate capacitance의 감소에 의하여 가능함을 알 수 있었다.
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[게시일 2004년 10월 1일]
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