• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.12
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• pp.8-14
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• 2011

The optimal geometry of the gate field plate in AlGaN/GaN-on-Si HEMT has been proposed using two-dimensional device simulation to achieve a high breakdown voltage for a given gate-to-drain distance. It was found that the breakdown voltage was drastically enhanced due to the reduced electric field at the gate corner when a gate field plate was employed. The electric field distribution at the gate corner and the field plate edge was investigated as functions of field plate length and insulator thickness. According to the simulation results, the electric field at the gate corner can be successfully reduced even with the field plate length of 1 ${\mu}m$. On the other hand, when the field plate length is too long, the distance between field plate and drain electrode is reduced below a critical level, which eventually lowers the breakdown voltage. The highest breakdown voltage was achieved with the field plate length of 1 ${\mu}m$. According to the simulation results varying the $SiN_x$ film thickness for the fixed field plate length of 1 ${\mu}m$, the optimum thickness range of the $SiN_x$ film was 200 - 300 nm where the electric field strength at the field plate edge counterbalances that of the gate corner.

• Journal of IKEEE
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• v.19 no.4
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• pp.514-519
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• 2015

We propose the multiple gate structure of double gate junctionless metal oxide silicon field oxide transistor (JL MOSFET) for device optimization. Since different workfunction within multiple metal gates, electric potential nearby source and drain region is modulated in accordance with metal gate length. On current, off current and threshold voltage are influenced with gate structure and make possible to meet some device specification. Through the device simulation work, performance optimization of double gate JL MOSFETs are introduced and investigated.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.449-450
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• 2017

본 논문은 계통연계 10kW급 3레벨 태양광 PCS(Power Conditioning System) 게이트 드라이버 설계에 대해 서술하였다. 게이트 드라이버는 DSP로부터 신호를 받아 정해진 시간에 IGBT의 게이트에 문턱전압 이상의 전압을 공급하여 IGBT의 게이트를 구동해 주는 역할을 한다. 게이트 드라이버는 간결한 회로의 사용으로 에너지 손실과 제작비용을 최소한으로 저감해야한다. 설계된 10kW급 3레벨 태양광 PCS 게이트 드라이버의 파워부는 15V 전압을 받아 PSIM 시뮬레이션을 통해 확인하였고 이를 실험하여 이상 없이 동작함을 검증하였다.

• Journal of the Korean Institute of Telematics and Electronics T
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• v.35T no.2
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• pp.6-12
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• 1998

Thin film SOI(Silicon-on-insulator) device offer unique advantages such as reduction in short channel effects, improvement of subthreshold slope, higher mobility, latch-up free nature, and so on. But these devices exhibit floating-body effet such as current kink which inhibits the proper device operation. In this paper, the SOI NMOSFET with a T-type gate structure is proposed to solve the above problem. To simulate the proposed device with TSUPREM-4, the part of gate oxide was considered to be 30nm thicker than the normal gate oxide. The I-V characteristics were simulated with 2D MEDICI. Since part of gate oxide has different oxide thickness, the gate electric field strength is not same throughout the gate and hence the impact ionization current is reduced. The current kink effect will be reduced as the impact ionization current drop. The reduction of current kink effect for the proposed device structure were shown using MEDICI by the simulation of impact ionization current, I-V characteristics, and hole current distribution.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.5
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• pp.23-36
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• 2004

A computationally efficient and accurate Monte Carlo (MC) simulator of electron beam lithography process has been developed for sub-0.l${\mu}{\textrm}{m}$ T-shaped gate formation in the HEMT devices for millimeter-wave frequencies. For the exposure process by electron to we newly and efficiently modeled the inner-shell electron scattering and its discrete energy loss with an incident electron for multi-layer resists and heterogeneous multi-layer targets in the MC simulation. In order to form the T-gate shape in resist layers, we usually use the different developer for each resist layer to obtain good reproducibility in the fabrication of HEMT devices. To model accurately the real fabrication process of electron beam lithography, we have applied the different developers in trilayer resist system By using this model we have simulated and analyzed 0.l${\mu}{\textrm}{m}$ T-gate fabrication process in the HEMT devices, and showed our simulation results with the SEM observations of the T-shaped gate process.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.510-511
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• 2014

본 논문에서는 3-레벨 T-type 인버터에 적용 가능한 저가형 게이트 드라이버 회로를 설계하였다. 게이트 드라이버 회로는 구조가 간단하고 가격 대비 효율적인 부트스트랩 회로가 적용되었다. 3-레벨 NPC 인버터와 비교했을때 T-type 인버터는 구조적 특징으로 인해 NPC 인버터와는 다른 게이트 드라이브 회로가 필요하다. 그러므로 본 논문에서는 T-type 인버터에 적용되는 부트스트랩 게이트 드라이버 회로를 설계하였으며 안정적인 회로 동작을 위한 부트스트랩 캐패시터의 용량 선정식을 제안하였다. 설계한 게이트 드라이버 회로는 시뮬레이션을 통해 검증하였다.

• ETRI Journal
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• v.9 no.1
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• pp.31-36
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• 1987

전자회로를 시뮬레이션하려면 게이트나 트랜지스터의 연결상태(netlist)를 입력시켜야 한다. EDAS_P시스팀의 SCHEX_P라는 tool은 그림으로 표현된 전자회로도로부터 연결상태를 추출하고, 계층 설계된 구조를 풀어 게이트나 트랜지스터만으로 표현된 netlist를 만든 후 시뮬레이터가 받아들일 수 있는 형식으로 문장을 재조립한다. 본고에서는 이 과정을 요약하여 설명 하고자 한다.

• Proceedings of the KIPE Conference
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• 2012.11a
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• pp.73-74
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• 2012

본 논문은 브릿지형 컨버터에 존재하는 기생성분이 게이트 구동에 미치는 영향을 분석한다. 다양한 기생성분과 입출력 사양에 따라 게이트 구동을 저해하는 EMI의 크기가 어떻게 변하는지 그 관계를 밝힌다. 이론적 분석을 통하여 시뮬레이션 모델을 구축하고, 실험을 통하여 타당성을 증명한다.

• Proceedings of the KAIS Fall Conference
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• 2003.06a
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• pp.125-128
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• 2003

본 연구는 현재 시판되고 있는 Papst사의 4100 mod디을 대상으로 축방향 송풍기의 사출성형에 대해 MoldFlow 프로그램을 사용하여 제품에 대한 최적의 게이트 위치를 조사하였고 이를 바탕으로 2매 구성금형과 3매 구성금형에 따른 게이트를 설정하여 사출압력, 온도의 변화, 충전 시간 둥을 비교하여 경제성을 고려한 최적의 게이트 위치를 결정하였다. 다수 뽑기 금형에서의 제품 성형에 있어 중요한 변수가 되는 유동주입시스템에서 러너의 크기 변화에 따른 유동선단의 흐름 및 압력과 온도의 변화를 살펴보았고 이러한 시뮬레이션을 통해 시행오차를 최소화 하여 생산비 절감과 품질 향상을 위한 설계를 구현하고자 시도하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.301.1-301.1
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• 2014

모바일 전자기기 시장의 큰 증가세로 인해 플래시 메모리 소자에 대한 수요가 급격히 증가하고 있다. 특히, 저 전력 및 고집적 대용량 플래시 메모리의 필요성이 커짐에 따라 플래시 메모리 소자의 비례축소에 대한 연구가 활발히 진행되고 있다. 하지만 10 nm 이하의 게이트 크기를 가지는 플래시 메모리 소자에서 각 셀 간의 간섭에 의한 성능저하가 심각한 문제가 되고 있다. 본 연구에서는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하를 관찰하고 메커니즘을 분석하였다. 4개의 소자가 배열된 낸드플래시 메모리의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 인접 셀의 프로그램 상태에 따른 측정 셀의 읽기 동작과 쓰기 동작시의 전류-전압 특성을 게이트 크기가 10 nm 부터 30 nm까지 비교하여 동작 메커니즘을 분석하였다. 게이트의 크기가 감소함에 따라 플로팅 게이트에 주입되는 전하의 양은 감소하는데 반해 프로그램 전후의 문턱전압 차는 커진다. 플래시 메모리의 게이트 크기가 줄어듦에 따라 플로팅 게이트의 공핍영역이 차지하는 비율이 커지면서 프로그램 동작 시 주입되는 전하의 양이 급격히 줄어든다. 게이트의 크기가 작아짐에 따라 인접 셀 과의 거리가 좁아지게 되고 이에 따라 프로그램 된 셀의 플로팅 게이트의 전하가 측정 셀의 플로팅 게이트의 공핍영역을 증가시켜 프로그램 특성을 나쁘게 한다. 이 연구 결과는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하와 동작 메커니즘을 이해하고 인접 셀의 간섭을 최소로 하는 소자 제작에 많은 도움이 될 것이다.