• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.1334-1337
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• 2011

HLA(High Level Architecture)는 분산 환경의 모델링 및 시뮬레이션(Modeling & Simulation)을 위한 공통 아키텍처를 제공하는 기술 표준이며, RTI(Run-Time Infrastructure)를 통해 HLA 서비스를 제공한다. HLA는 연동 객체 모델인 FOM(Federation Object Model)을 기반으로 시뮬레이션 환경을 구성하며, 시뮬레이션에 참여하는 모든 시뮬레이터는 동일한 FOM을 소유해야 한다. 따라서 시뮬레이션 체계 간 연동을 수행하기 위해서는 FOM을 통합하거나 FOM 간 연동을 위한 게이트웨이를 구현해야 한다. 한편, FOM을 통합하는 방법은 각 시뮬레이션의 연동 인터페이스 수정이 필요하기 때문에 게이트웨이를 구현하는 방법이 기존 시스템의 변경을 최소화할 수 있다. 따라서 본 논문은 HLA기반 시뮬레이션의 체계 간 연동을 제공할 수 있는 게이트웨이 구조를 제시한다. 특히, XML 형태의 객체 모델을 기반으로 교환 메시지를 정의하고, 메시지 처리 모듈을 게이트웨이에 플러그인 함으로써 시뮬레이션 체계 간 연동의 용이함을 보여준다.

• KIPS Transactions on Computer and Communication Systems
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• v.8 no.3
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• pp.57-64
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• 2019

In this paper, an efficient prediction-based parallel simulation method using spatially partial simulation strategy is proposed for improving both the performance of the event-driven gate-level timing simulation and the debugging efficiency. The proposed method quickly generates the prediction data on-the-fly, but still accurately for the input values and output values of parallel event-driven local simulations by applying the strategy to the simulation at the higher abstraction level. For those six designs which had used for the performance evaluation of the proposed strategy, our method had shown about 3.7x improvement over the most general sequential event-driven gate-level timing simulation, 9.7x improvement over the commercial multi-core based parallel event-driven gate-level timing simulation, and 2.7x improvement over the best of previous prediction-based parallel simulation results, on average.

• Journal of Navigation and Port Research
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• v.40 no.6
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• pp.421-430
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• 2016

In this study, a gate simulation model was developed to reduce the truck waiting time for trucking companies servicing container terminals. To verify the developed model, 4 weeks of truck gate-in/gate-out data was collected in December 2014 at the Port of Busan New Port. Also, the existing gate system was compared to the proposed gate system using the developed simulation model. The result showed that based on East gate-in, a maximum number of 50 waiting trucks with a maximum waiting time of 120 minutes. With the proposed system the maximum number of waiting trucks was 10 with a maximum waiting time of 5.3 minutes. Based on West gate-in, the maximum number of waiting trucks was 17 and the maximum waiting time was 34 minutes in the existing gate system. With the proposed system the maximum number of waiting trucks was 10 with a maximum waiting time of 5.3 minutes. Based on West gate-out, the maximum number of waiting trucks was 11 with a maximum waiting time of 5.5 minutes. With the proposed system the maximum number of waiting trucks was 9 with a maximum waiting time of 4.4 minutes. This developed model shows how many waiting trucks there are, depending on the gate-in/gate-out time of each truck. This system can be used to find optimal gate system operating standards by assuming and adjusting the gate-in/gate-out time of each truck in different situations.

• Proceeding of EDISON Challenge
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• 2017.03a
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• pp.719-725
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• 2017

막전압 고정 기법은 세포막 이온통로의 활성화 게이트, 비활성화 게이트의 물리적 성질 등을 밝힐 수 있다. 즉, 여러 다양한 펄스 프로토콜을 이용하여 활성화 게이트와 비활성화 게이트의 막전압 의존성을 구할 수 있다. 본 연구는 L-type $Ca^{2+}$ 통로의 모델을 막전압 고정 기법 시뮬레이션에 적용하여 최적의 펄스 프로토콜을 얻기 위한 방법을 제시하고자 하였다. 비활성화 게이트의 막전압 의존성을 구하는 경우, 테스트 전압에서 +10 mV의 전압으로 가기 전에 0 ms, 5 ms, 20 ms의 gap을 주었는데 이 중 5 ms의 gap을 주었을 때 모델과 가장 가까운 관계를 얻을 수 있었다. 다음으로 활성화 게이트의 막전압 의존성을 구하는 경우, 일반적인 방법으로는 실제 관계와 크게 다른 결과를 얻었으나, 0 mV 이하의 막전압에 대해서만 막전압 의존성을 구하는 방법을 사용하여 실제 관계와 근접한 결과를 얻을 수 있었다. 따라서, 본 시뮬레이션 프로그램을 적절히 이용한다면 실제 세포실험에서 정확한 수치를 얻기 위한 펄스 프로토콜을 얻는데 활용할 수 있을 것으로 본다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• Proceedings of the KIEE Conference
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• 2002.11a
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• pp.9-12
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• 2002

NPT IGBT의 게이트 길이 최적화에 대해 수치 해석적으로 분석하였다. 게이트가 길어질 때 드리프트 영역의 전압강하는 급격히 감소하는 반면 소자 표면의 전압강하는 일정하게 증가하기 때문에 순방향 전압강하가 최소가 되는 게이트 길이를 얻을 수 있음을 보였고 시뮬레이션 결과에 부합하는 표면 전압 강하에 대한 해석적인 모델을 처음으로 제시하였으며 그 결과가 시뮬레이션과 잘 일치함을 보였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.450-450
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• 2013

플래시 메모리는 소형화가 용이하고, 낮은 구동 전압과 빠른 속도의 소자 장점을 가지기 때문에 휴대용 전자기기에 많이 사용되고 있다. 현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자 간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이 문제를 해결하기 위해 FinFET, nanowire FET, 3차원 수직 구조와 같은 구조를 가진 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 비례축소의 용이함과 낮은 누설 전류의 장점을 가진 FinFET 구조를 가진 낸드 플래시 메모리의 전기적 특성에 대해 조사하였다. 메모리의 집적도를 높이기 위하여 비대칭 FinFET 구조를 가진 더블 게이트 낸드 플래시 메모리 소자를 제안하였다. 비대칭 FinFET 구조는 더블 게이트를 가진 낸드 플래시에서 각 게이트 간 간섭을 막기 위해 FinFET 구조의 도핑과 위치가 비대칭으로 구성되어 있다. 3차원 TCAD 시뮬레이션툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션하였다. 낸드 플래시 메모리 소자의 게이트 절연 층으로는 high-k 절연 물질을 사용하였고 터널링 산화층의 두께는 두 게이트의 비대칭 구조를 위해 다르게 하였다. 두 게이트의 비대칭 구조를 위해 각 fin은 다른 농도로 인으로 도핑하였다. 각 게이트에 구동전압을 인가하여 멀티비트 소자를 구현하였고 각 구동마다 전류-전압 특성과 전하밀도, 전자의 이동도와 전기적 포텐셜을 계산하였다. 기존의 같은 게이트 크기를 가진 플로팅 게이트 플래시 메모리 소자에 비해 전류-전압곡선에서 subthreshold swing 값이 현저히 줄어들고 동작 상태 전류의 크기가 늘어나며 채널에서의 전자의 밀도와 이동도가 증가하여 소자의 성능이 향상됨을 확인하였다. 또한 양족 게이트의 구조를 비대칭으로 구성하여 멀티비트를 구현하면서 게이트 간 간섭을 최소화하여 각 구동 동작마다 성능차이가 크지 않음을 확인하였다.

• Proceedings of the KIPE Conference
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• 1998.07a
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• pp.444-446
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• 1998

Pspice을 사용하여 IGBT의 게이트 드라이브의 동작과 시스템의 단락에 의한 Fault 발생시 IGBT를 보호하기 위해서 밀러 효과에 의한 전류를 게이트 저항을 통하지 않고 이미터로 흐르게 하여 게이트 전압의 상승을 줄여주는 방법을 제안하고 게이트 전압을 낮게 클램핑하는 방법과 비교하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.328.1-328.1
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• 2016

높은 집적도를 가진 소자에 대한 요구가 커지면서 낸드 플래시 메모리에 대한 연구가 많이 이루어 지고 있다. 그러나 소자의 크기가 작아지면서 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값을 증가시켜야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층 구조의 높이와 방향의 두께가 증가할수록 게이트 누설 전류의 값이 감소하였다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30 % 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1518-1521
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• 2010

현재 모바일 환경에서 다양한 자료 동기화 프로토콜 및 솔루션이 개발되었지만 이들 간의 상호호환성은 보장되고 있지 않은 실정이어서 관리의 어려움이 따르고 있다. 이에 본 연구팀은 통합된 자료 동기화 서버를 운용하기 위한 방안으로 서로 다른 자료 동기화 프로토콜 기반의 동기화 메시지 또는 자료를 통일된 형식으로 변환하기 위한 스탠드 얼론 (Stand alone) 자료 동기화 게이트웨이와 임베디드 자료 동기화 게이트웨이를 개발하였다. 하지만 두 게이트웨이는 규모의 확장성 (Scalability)과 자료 변환 성능 측면에서 상반된 장단점을 가지므로 두 게이트웨이의 성능을 비교/분석하여 전체 자료 동기화 시스템의 특성에 따라 상대적으로 효율적인 게이트웨이를 선택 운용하여야 할 필요성이 발생하였다. 게이트웨이 시스템의 특성상 성능 평가를 위해서는 다수의 모바일 단말기를 운용하여야 한다는 어려움이 있으므로 본 논문에서는 성능 분석을 위한 시뮬레이션 모델을 설계하였다. 시뮬레이션 모델을 통해 전체 단말기의 수와 동기화 요청 빈도에 따른 두 게이트웨이의 성능의 팔꿈치 지점을 파악할 수 있을 것이며, 이를 통해 각 자료 동기화 시스템 별 적합한 게이트웨이를 선택 운용하는데 도움이 될 것이다. 또한 병목현상이 발생하는 팔꿈치 지점을 개선함으로써, 전체 자료 동기화 시스템의 성능 향상에도 기여할 수 있을 것이다.