• 한국산학기술학회논문지
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• 제14권12호
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• pp.6047-6052
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• 2013

화장품제조업은 동일한 제품을 대량으로 생산하고 소비되는 구조로 금형을 통한 생산은 필연적이다. 화장품을 담는 용기는 소비자의 구매의사에도 영향을 주는 요소이며 완제품가격에서 차지하는 부분이 크기 때문에 경제성, 심미성과 기능성을 충족시키는 금형이 필요하다. 화장품 용기 중에 사각형태의 용기는 미성형 불량이 다른 형태의 제품보다 자주 발생하는 특징을 가진다. 기존에 사각형 형태의 화장품용기 제작공정은 2단 금형에 사이드게이트 구조로 금형을 제작하는데 이는 후가공과 게이트 흔적이 남는 단점이 있다. 본 연구에서 제안한 오버랩게이트는 후가공이 거의 없고 음각으로 게이트가 절단되는 특징이 있으며, 사이드게이트와 비교하여 Moldflow를 이용한 유동시스템을 시뮬레이션 하였다. 오버랩게이트가 유동성, 고화, 밀도, 에어트랩 등에서 유동성 향상과 불량률을 낮출 수 있는 결과를 확인하였으며, 해석결과를 기반으로 금형을 제작을 하고 사출성형 하였다. 본 연구를 통해 미성형 불량을 줄이고 심미성, 기능성 등의 특성을 가지는 화장품용기 제품의 대량생산 가능성을 검증하였다

• 한국전자파학회지:전자파기술
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• 제11권3호
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• pp.35-44
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• 2000

세계의 주요 선진국들은 90년대 후반에 디지털 방송을 시작하였으며, 지상파 방송에 대해서 2010년 이내에 대부분 기존의 아날로그 TV 방송을 중단하고 완전히 디지털로 이행하는 계획을 세워 놓고 있다. 디지 털 TV 방송을 시 작함으로써 고화질, 다채널의 이점뿐만 아니라 데이터 방송을 통하여 다양한 부가 데이터 서비스를 제공하는 것이 가능하게 되며, 더 나아가TV를 통한 전자상거래가 가능하게 되는 등 TV수신기는 향후 각 가정의 정보, 오락의 게이트웨이 역할을 할 수 있게 되는 것이 훨씬 더 의미가 있다고 하겠다. 본 고에서는 디지털 방송의 가장 큰 장점으로 대두된 데이터 방송의 세계적인 기술 개발, 표준화 현황 등을 살펴보고 국내 표준화 대응 방향을 검토해 보기로 한다.

• 대한기계학회논문집
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• 제19권2호
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• pp.322-329
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• 1995

Series of experimental work was performed to mold tensile specimens by using the injection molding machine Mold temperature, melt temperature and packing time were chosen as processing parameters for studying the effects of those conditions on the linear shrinkage of final product. Here, each processing variable was decided from the numerical simulation and resin manufacturer's suggested value. The effects of molding conditions on the linear shrinkage in flow direction of the resin were analyzed by measuring the parts 2, 10, 30 and 60 days after molding. As a result, the linear shrinkage increased with the higher mold and melt temperature, and the change of mold temperature has shown more influence. The linear shrinkage of polypropylene has been found to progress up to 30 day with the lapse of the time, and the amount of the linear shrinkage has shown to be between 2.14% and 2.75%. In addition, the effects of packing pressure on the weight has shown to be extremely significant up to freezing time, and proper packing time of the tensile specimen has been found to be 2.0 seconds.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.103-111
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• 2007

본 논문에서는 single-chip CMOS Image Sensor(CIS)용 고화질 image signal processor(ISP)에 최적화된 하드웨어 구조를 제안한다. Single-chip CIS는 CIS와 ISP가 하나의 칩으로 구현된 것으로, 다양한 휴대기기에 사용된다. 휴대기기의 특성상, single-chip CIS용 ISP는 고화질이면서도 저전력을 위해 하드웨어 복잡도를 최소화해야 한다. 영상의 품질 향상을 위해서 다양한 영상 처리 블록들이 ISP에 적용되지만, 그 중에 핵심이면서 하드웨어 복잡도가 가장 큰 블록은 컬러 영상을 만들기 위한 색 보간 블록과 영상을 선명하게 하기 위한 화질 개선 필터 블록이다. 이들 블록은 데이터 처리를 위한 로직 외에도 라인 메모리를 필요로 하기 때문에 ISP의 하드웨어 복잡도의 대부분을 차지한다. 기존 ISP에서는 색 보간과 화질 개선 필터를 독립적으로 수행하였기 때문에 많은 수의 라인 메모리가 필요하였다. 따라서 하드웨어 복잡도를 낮추기 위해서는 낮은 성능의 색보간 알고리즘을 적용하거나, 화질 개선 필터를 사용하지 않아야 했다. 본 논문에서는 화질 개선을 위해 경계 적응적이면서 채널간 상관관계를 고려하는 고화질 색 보간 알고리즘을 적용하였다. 또한 채널 간 상관관계를 고려하는 색 보간 알고리즘의 특성을 이용하여 색 보간 블록과 화질 개선 필터 블록이 라인 메모리를 공유하도록 설계함으로써, 전체 라인 메모리 수를 최소화하는 새로운 구조를 제안한다. 제안된 방법을 적용하면 화질 개선 필터 블록을 위한 추가적인 라인 메모리가 불필요하기 때문에, 고화질과 낮은 복잡도 모두를 만족시킬 수 있다. 제안 방식과 기존 방식의 MSE(Mean Square Error)는 0.37로, 메모리 공유로 인한 화질의 저하는 거의 없었고, 고화질 색 보간 알고리즘을 적용했기 때문에 전체적인 화질은 향상되었다. 제안된 ISP 구조는 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1809-1811
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• 1999

In recent years, attempts have been made to greatly improve the display quality of active-matrix liquid crystal display devices, and many techniques have been proposed to solve such problems as gate delay, feed-through voltage and image sticking. Gate delay is one of the biggest limiting factors for large-screen-size, high-resolution thin-film transistor liquid crystal display (TFT/LCD) design. Many driving method proposed for TFT/LCD progress. Thus we developed gate driving signal generator. Since Pixel-Design Array Simulation Tool (PDAST) can simulate the gate, data and pixel voltages of a certain pixel on TFT array at any time and at any location on an array, the effect of the driving signals of gate lines on the pixel operations can be effectively analyzed.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2004년도 하계학술대회
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• pp.204-208
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• 2004

인터넷 기술의 발달로 기존의 ADSL망에서 VDSL 및 메트로 이더넷으로 진화함에 따라 PSTN망에 의한 전화서비스가 인터넷폰으로 점차 대체되어가며, 수 Kbps 대역폭의 웹캐스팅서비스는 수 Mbps 고화질 인터넷방송이 가능하며, 이러한 통신과 방송의 융합은 하나의 대세로 간주되어, 케이블 사업자의 케이블 모뎀을 이용한 방송 및 초고속 인터넷 서비스에 이어, 통신사업자들도 VOD 및 IP-TV, 인터넷폰을 동시에 제공하는 방안을 준비중에 있다. KT도 홈게이트웨이 기반의 상용 VOD 서비스가 2004년 6월에 개시되어 TV를 통한 홈엔터테인먼트의 초석을 다지게 되었으며 앞으로 IP-TV 및 인터넷폰 서비스를 계속적으로 제공할 예정에 있다. 본고에서는 통신사업자 측면에서 통신 및 방송서비스가 어떻게 융합될 것이며 최신 이슈가 되고 있는 트리플 플레이 서비스 및 전망 그리고 해외 사례를 알아보고, KT에서 제공중인 IP망관련 서비스에 대하여 살펴보기로 한다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.58-65
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• 2011

본 논문은 H.264/AVC, MPEG4 등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP (Application-specific Instruction Processor)의 정화소 움직임 추정 전용 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 정화소 움직임 추정 명령어는 다수의 병렬 연산과 패턴 정보를 이용한 가변 포인트 2D SAD 연산기 구조를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 이를 위한 하드웨어 구조는 128개의 Processor Elements (PEs)로 구성되어 있는 Processor Element Group (PEG) 하나당 25,500 게이트를 가진다. 제안하는 ASIP은 Synopsys 사의 Processor Designer 로 검증하였고, Design Compiler를 이용 IBM 90nm 공정으로 합성하였다. 그 결과 제안하는 ASIP의 하드웨어 사이즈는 453K 게이트였으며, 동작 주파수는 188MHz로 HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다. 본 논문은 기존 2D SAD ASIP에 비하여 하드웨어 사이즈 측면에서 26%, 연산 속도 측면에서 평균 18%의 성능 향상을 보인다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 대한전자공학회논문지SP
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• 제48권3호
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• pp.106-111
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• 2011

본 논문은 H.264나 MPEG4등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP의 전용 IME 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 IME명령어는 다수의 병렬 연산과 패턴 정보를 이용한 연산기 제어를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 제안한 하드웨어 구조는 256개의 Processor Elements로 구성되어 있는 Processor Element Group (PEG) 하나당 77,860 게이트를 가진다. 16개의 PEG로 구성된 ASIP은 160MHz의 동작 주파수를 가지고 있으며, HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다.

• 정보처리학회논문지A
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• 제15A권1호
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• pp.61-68
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• 2008

본 논문에서는 MPEG-2, MPEG-4, H.264/AVC 및 VC-1 코덱 표준을 동시에 지원하는 멀티 포맷 비디오 복호기 (MFD)의 설계 방법을 제안한다. 제안하는 MFD는 디지털-TV SoC 에 필요한 고사양의 고화질급 비디오 처리를 목표로 하였다. 리스크 프로세서, 온칩 메모리 및 주변 회로 등의 크기가 큰 공용 자원들을 공유하여 크기를 최소화 하였다. 또한, 코덱 별로 추가 및 제거가 용이한 분리 가능한 구조를 사용하였다. 이러한 구조는 이미 설계되고 검증된 코덱의 안정성의 유지를 용이하게 해준다. 설계된 MFD는 65nm 공정에서 크기가 약 2.4M 게이트 이며, 동작속도는 225MHz이다. 본 논문에서 제안한 MFD는 현재까지 알려진 MFD 중 최고 성능인 고화질급(1080p@30fps) 이상의 비디오 디코딩을 지원하며, 가장 많은 종류의 비디오 코덱 표준을 지원한다.