• 한국컴퓨터정보학회논문지
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• 제15권10호
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• pp.1-9
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• 2010

본 논문에서는 이종가산기구조에 근거한 이진가산기의 전력-지연시간곱의 최적화 방법론을 제안한다. 정수선형 계획법(Integer Linear Programming)에 의해 이종가산기의 전력-지연시간곱을 공식화하였다. 정수선형계획법의 사용을 위하여 최초의 전력-지연시간곱의 비선형수식을 선형수식으로 변환하는 기법을 채택하였다. 또한, 제안된 방법이 전력지연시간곱(Power-Delay Product)의 척도에서 기존가산기와 비교해 우월함을 실험결과를 통해 확인하였다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 한국경제지리학회지
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• 제17권3호
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• pp.465-481
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• 2014

창의산업(creative industry)으로서 의류패션산업은 지역에 착근된 가치사슬을 바탕으로 한 기업 간 협력과 상호 네트워크가 중요한 산업으로, 특정지역을 중심으로 집적하고 있다. 이에 본 연구는 공간적 집적을 넘어 서울 의류패션산업의 중심 클러스터로 성장하고 있는 구로 가산동 의류패션산업의 가치사슬을 바탕으로 산업구조를 분석하고 기업간 산업네트워크를 형성하고 있는지 확인하였다. GIS분석과 현장답사를 통해 구로 가산동 의류패션산업은 가치사슬상의 기획, 디자인의 고부가가치 영역이 전개되고 있음을 확인하였다. 또한, 심층인터뷰를 통해 구로 가산동 의류패션산업은 가치사슬의 미들스트림을 중심으로 업스트림에 속하는 지역 외부의 대형 브랜드업체의 통제를 받는 외부지향적인 생산구조를 가지고 있음을 밝혔다. 이에 구로 가산동의 산업 집적지는 상호호혜적인 네트워크를 통한 창조적인 산업클러스터로 발전하는데 한계가 존재한다. 하지만, 부가가치가 높은 업스트림의 영역으로 가치무리 이동을 보이고 있어, 현재 일부 기업들이 부가가치가 높은 영역을 넓혀 가고 있는 모습이 존재함을 보였다. 본 연구는 구로 가산동 의류패션산업의 총체적인 시스템을 확인하고, 경제지리적 관점에서 가치사슬의 구조와 공간적 분화패턴을 국지적 차원에서 분석한데에 의미가 있다.

• 한국통신학회논문지
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• 제33권1C호
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• pp.131-139
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• 2008

본 논문에서는 새로운 다정도 캐리 세이브 가산기를 이용한 dual-field상의 확장성 있는 Montgomery 곱셈기를 제안한다. 제안한 구조는 유한체 GFP(p)와 GF($2^m$)상의 곱셈 연산을 수행한다. 제안한 다정도 캐리 세이브 가산기는 두 개의 캐리 세이브 가산기로 구성되며, w-비트의 워드를 처리하기 위한 하나의 캐리 세이브 가산기는 n = [w/b] 개의 캐리 전파 가산기로 이루어진다. 여기서 b는 하나의 캐리 전파 가산기가 포함하는 dual-filed 가산기의 개수이다. 제안된 Montgomery 곱셈기는 기존의 연구결과에 비해 거의 동일한 시간 복잡도를 가지지만 낮은 하드웨어 복잡도를 가진다. 뿐만 아니라 제안한 연산기는 기존의 연구와 달리 연산의 종료 시 정확한 모듈러 곱셈의 결과를 출력한다. 더욱이 제안한 회로는 m과 w에 대해 높은 확장성을 가진다. 따라서 본 논문에서 제안한 구조는 암호응용을 위한 GF(p)와 GF($2^m$)상의 곱셈기로서 매우 적합하다 할 수 있다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.

• 한국정보전자통신기술학회논문지
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• 제10권4호
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• pp.288-294
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• 2017

최근들어 CNN(Convolutional Neural Network)을 이용한 딥러닝 기술이 영상인식 등의 분야에서 널리 활용되고 있다. CNN에서 승산과 가산으로 수행되는 컨볼루션 처리는 단순한 연산이지만 하드웨어로 구현하는 데 문제가 되는 것은 승산을 수행하는데 필요한 계산시간이다. 컴퓨팅 파워의 사용에 문제가 없는 응용분야에서는 문제가 되지 않지만 임베디드용 딥러닝 시스템 등의 구현을 위한 하드웨어 칩설계에서는 많은 제한이 있다. 따라서 본 논문에서는 그레이스케일 영상을 2진영상의 중첩으로 표현한 후, 병렬로 가산만을 이용하여 컨볼루션을 수행하는 병렬가산 알고리즘을 제안하였다. 본 논문에서 새롭게 제안한 알고리즘의 유용성을 확인하기 위한 실험을 통해 처리시간의 감소가 가능한 병렬가산 방식으로 컨볼루션을 수행할 수 있음을 확인하였다.

• 정보처리학회논문지A
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• 제15A권5호
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• pp.243-248
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• 2008

본 논문은 다중 문턱전압 CMOS를 이용하여 저 전력 특성을 갖는 캐리 예측 가산기 (carry look-ahead adder)를 설계하였으며, 이를 일반적인 CMOS 가산기와 특성을 비교하였다. 전파 지연시간이 긴 임계경로에 낮은 문턱전압 트랜지스터를 사용하여 전파 지연시간을 감소시켰다. 전파 지연시간이 짧은 최단경로에는 높은 문턱전압 트랜지스터를 사용하여 회로전체의 소비전력을 감소시켰으며, 그 외의 논리블럭들은 정상 문턱전압의 트랜지스터를 사용하였다. 설계한 가산기는 일반적인 CMOS 회로와 비교하여 소비전력에서 14.71% 감소하였으며, 소비전력과 지연 시간의 곱에서 16.11%의 성능향상이 있었다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 춘계 학술대회 학술발표 논문집
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• pp.125-128
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• 2003

생물학적 비전 시스템에서 컬러정보는 윤곽정보와 함께 가장 주요한 정보이다. 본 논문에서는 컬러공간의 분류를 위해 향상된 가산 경쟁학습 모델을 제안하며, 제안된 가산 경쟁학습 모델을 사용하여 컬러공간의 분류를 효과적으로 할 수 있다는 것을 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.16-18
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• 2001

DWT(Discrete Wavelet Transform) 연산을 하는데 있어서, 가장 많은 연산을 수행하는 부분은 계수(Coefficient)값과 입력값의 내적 연산을 하는 부분이다. 내적 연산을 효율적으로 줄이기 위해서 시스톨릭, 파이프라인, 병렬구조등이 연구되었으나, 이러한 기존의 방법들은 내적 연산에 들어가는 곱셈의 수는 줄이지 못했다. 본 연구에서 가산기 기반 분산연산을 이용하여 곱셈연산을 제거하고, 동일한 연산과정을 공유함으로써 가산기의 수를 최대한 줄일 수 있었다. 또한, 한 개의 1-레벨 분해 모듈을 재사용하기 위해서 스케줄링을 사용하였다. 그 결과 기존의 구조보다 게이트 수를 50%이상 줄일 수 있었으며, 속도의 향상을 얻을 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (상)
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• pp.849-852
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• 2000

본 논문에서는 RSA 암호 시스템의 Montgomery 모듈러 곱셈 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, Hybrid 구조의 가산기를 사용한 고속 모듈러 곱셈 알고리듬의 설계에 관하여 기술한다. 기존 Montgomery 알고리듬에서는 부분합계산시 2번의 덧셈연산이 요구되지만 제안된 방법에서는 단지 1번의 덧셈 연산으로 부분 합을 계산할 수 있다. 또한 덧셈 연산 속도를 향상시키기 위하여 Hybrid 구조의 가산기를 제안한다. Hybrid 가산기는 기존의 CLA(Carry Look-ahad Adder)와 CSA(Carry Select Adder)알고리듬을 혼합한 구조를 기본으로 하고 있다. 제안된 고속 모듈러 곰셈기는 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 성능 분석을 위하여 Altera MAX+ PLUS II 상에서 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법의 효율성을 입증하였다.