• ETRI Journal
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• 제37권1호
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• pp.107-117
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• 2015

This paper presents an energy-efficient (low power) prime-field hyperelliptic curve cryptography (HECC) processor with uniform power draw. The HECC processor performs divisor scalar multiplication on the Jacobian of genus 2 hyperelliptic curves defined over prime fields for arbitrary field and curve parameters. It supports the most frequent case of divisor doubling and addition. The optimized implementation, which is synthesized in a $0.13{\mu}m$ standard CMOS technology, performs an 81-bit divisor multiplication in 503 ms consuming only $6.55{\mu}J$ of energy (average power consumption is $12.76{\mu}W$). In addition, we present a technique to make the power consumption of the HECC processor more uniform and lower the peaks of its power consumption.

• 한국통신학회논문지
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• 제27권8B호
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• pp.787-795
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• 2002

본 논문에서 OFDM (Orthogonal Frequency-Division Multiplexing) 시스템용 2K/4K/8K-point 복소 FFT (Fast Fourier Transform) 프로세서의 구조와 그 구현방법을 제안한다. 제안하는 프로세서의 구조는 긴 길이의 DFT를 짧은 길이의 다차원 DFT로 분할하기 위하여 쿨리-투키 알고리듬에 기반 한다. 전치 메모리, 셔플 메모리, 메모리 합성 방법은 다차원 변환을 위한 메모리의 능률적 조작을 위해 사용한다. Booth 알고리듬과 CORDIC (COordinate Rotation DIgital Computer) 프로세서는 각 차원에서 트위들 팩터 곱셈을 위해 사용한다. 또한, CORDIC 프로세서에는 트위들 팩터를 저장하기 위해 필요한 ROM의 사용을 막기 위해 트위들 팩터 발생 방법을 제안한다. 전체 2K/4K/8K FFT 프로세서는 600,000 게이트를 사용하며, 1.8V, 0.18${\mu}m$ CMOS를 이용해 구현한다. 제안하는 프로세서는 8K-point FFT를 273${\mu}s$마다, 2K-point를 68.26${\mu}s$마다 수행할 수 있으며, SNR은 DVB-T의 OFDM을 위해 충분한 48dB를 넘는다.

• 한국정보통신학회논문지
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• 제7권4호
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• pp.699-704
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• 2003

본 연구는 WDM(wavelength-division-multiplexed) 전송 시스템에서 안정된 파장의 광 송신기를 설계한다. 기본적으로 광 출력의 안정성을 위하여 10uA 미만의 안정성을 갖는 정 전류 회로를 설계하였으며, 출력되는 광의 파장은 Wavelength Locker를 이용 에러신호를 검출하고, 이 신호로 레이저 다이오드 모듈 내부의 온도를 제어하여 파장을 제어하였다 최종적으로 이 들은 A/D, D/A 컨버터와 $\mu$-Processor로 구성된 마이컴 회로를 통해서 제어 되도록 하였다. 또한 마이컴 회로는 송신기가 WDM 전송 시스템에 장착되었을 때의 시스템과의 인터페이스를 위한 신호들을 출력할 수 있도록 하였다.

• 한국컴퓨터정보학회논문지
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• 제4권2호
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• pp.27-38
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• 1999

본 논문에서는 캐리 전파가 없어 고속 연산이 가능한 잉여수체계(Residue Number System)를 이용하여 고속의 디지털 뉴런 프로세서를 제안하였다. 제안된 뉴런프로세서는 MAC (Multiply And Accumulator) 연산부, 몫연산부, 시그모이드(Sigmoid)함수 연산부로 구성되며, 0.8$\mu$m CMOS공정으로 설계되었다 실험결과, 본 논문에서 구현한 디지털 뉴런프로세서는 19.2nsec의 속도를 보였으며, 실수연산기로 구현한 뉴런프로세서에 비하여 약1/2정도 하드웨어 크기를 줄일 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.416-420
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• 1999

This paper describes a 32-bit RISC processor, which has instruction level compatibility with the ARM7 microprocessor. The processor is fully synthesizable, and its performance is evaluated based on 0.35-${\mu}{\textrm}{m}$ CMOS library. This paper focuses on the implementation of the processor and the reliable verification strategy ensuring the complete instruction level compatibility. The processor has successfully verified using a FPGA chip.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 춘계학술대회 논문집 유기절연재료 전자세라믹 방전플라즈마 연구회
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• pp.148-152
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• 2001

One set of MMIC library has been developed using gate recess etching by spin processor. It is superior than that of dipping Method in the uniformity and the reproducibility of gate recess. A DC characteristics of p-HEMT have a uniform characteristics in the whole wafer than that of dipping method. The low noise p-HEMT with the $0.6{\mu}m$ and $200{\mu}m$ of gate length and gate width, respectivily, has a uniform characteristics of Idss 130~145 mA, conductances 190~220mS/nm, and threshold voltage -0.7~-1.1V in the drain voltage of 2V.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.393-396
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• 2009

본 연구에서는 OFDM 기반 통신 시스템을 위한 가변길이 FFT/IFFT 프로세서를 설계하였다. 설계된 FFT/IFFT 프로세서는 $N=64{\times}2^k$ ($0{\leq}k{\leq}7$)의 8가지 크기에 대해 FFT/IFFT 연산이 가능하며, in-place 방식의 단일 메모리 구조를 기반으로 FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합구조가 적용된다. 메모리 감소와 연산 정밀도 향상을 위해, 중간결과 값의 크기에 따른 2단계 조건적 스케일링 기법을 적용하여 설계되었다. 설계된 가변길이 FFT/IFFT 프로세서의 성능을 평가한 결과, 64점~8,192점 FFT 연산의 경우 평균 60-dB 이상의 정밀도를 가지며, $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 75-MHz@3.3-V의 클록주파수로 동작 가능한 것으로 평가되었다. 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8,192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 전자공학회논문지
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• 제52권8호
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• pp.40-48
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• 2015

본 논문에서는 다중 입력 다중 출력 시스템을 위한 전 처리 과정인 QR Decomposition (QRD) 과 Lattice Reduction (LR)에 대하여, 두 과정의 연산의 공유성을 바탕으로 이를 공동으로 처리하는 프로세서를 제안한다. 제안하는 전 처리 프로세서는 다중 사이클 아키텍처로 설계하여 하드웨어 복잡도를 낮추었고, 두 전 처리 과정을 채널 환경에 따라 선택적으로 수행한다. 제안하는 전 처리 프로세서는 $0.18-{\mu}m$ CMOS공정의 셀 라이브러리를 사용하여 139K의 논리 게이트로 구현되었고, 최대 117MHz의 동작주파수에서 $8{\times}8$ 행렬에 대한 QRD와 LR의 수행에 대하여 $5{\mu}s$의 latency를 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.313-316
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• 2002

This paper presents the design and implementation of a crypto processor, a special-purpose microprocessor optimized for the execution of cryptography algorithms. This crypto processor can be used fur various security applications such as storage devices, embedded systems, network routers, etc. The crypto processor consists of a 32-bit RISC processor block and a coprocessor block dedicated to the SEED and triple-DES (data encryption standard) symmetric key crypto (cryptography) algorithms. The crypto processor has been designed and fabricated as a single VLSI chip using 0.5 $\mu\textrm{m}$ CMOS technology. To test and demonstrate the capabilities of this chip, a custom board providing real-time data security for a data storage device has been developed. Testing results show that the crypto processor operates correctly at a working frequency of 30MHz and a bandwidth o1240Mbps.

• 한국통신학회논문지
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• 제29권4A호
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• pp.447-457
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• 2004

본 논문에서는 RSA 암호화 알고리즘을 지원하기 위한 암호화 프로세서의 구조를 제안한다. 본 논문의 RSA 암호화 프로세서는 빅 몽고메리 알고리즘(FIOS)을 기반으로 제안되였으며, 다양한 비트 길이(128∼2048 비트)를 지원한다. RSA 암호화 프로세서의 구조는 RSA 제어 신호 발생기, 빅 몽고메리 프로세서(가산기, 승산기)의 모듈로 구성된다. 빅 몽고메리 프로세서의 가산기와 승산기는 다양한 알고리즘을 이용하여 구현하였다. 내장형 시스템에 적합하게 설계하기 위하여 여러 가지 연산기를 합성한 결과 중에서 ARM 코프로세서와 연동할 수 있는 동작주파수를 갖는 연산기 중에서 가장 작은 연산기를 선택하였다. RSA 암호화 프로세서는 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었으며, C언어와 Cadence의 Verilog-XL을 이용하여 검증하였다. 검증된 모델은 하이닉스 0.25$\mu\textrm{m}$ CMOS standard cell 라이브러리를 이용하여 합성되었으며, 2.3V, 10$0^{\circ}C$ 최악 조건에서 동작한다. 본 논문에서 제안한 RSA 암호화 프로세서는 약 51MHz의 주파수에서 동작하며, 게이트 수는 nand2 게이트 기준으로 36,639 gates의 면적을 가진다.