• 마이크로전자및패키징학회지
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• 제12권3호
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• pp.187-196
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• 2005

MEMS에서 제조 공정 오차 및 외부 응력은 진동형 자이로스코프와 같은 MEMS 소자의 제조 수율에 많은 영향을 미친다. 특히 비연성 진동형 자이로스코프의 경우 감지모드와 구동모드의 주파수 차의 특성은 수율에 직접적인 영향을 미친다. SOI (Silicon-On-Insulator) 공정 및 양극접합 공정으로 패키징된 자이로스코프의 경우, 노칭현상으로 인하여 구조물이 불균일하게 가공되며, 동시에 열팽창계수 차로 인하여 접합된 기판에 큰 휨이 발생한다. 그 결과주파수 차의 분포가 커지고, 동시에 수율은 저하되었다. 이를 개선하기 위하여 SiOG (Silicon On Glass) 기술을 적용하였다. SiOG 공정에서는 접합 후에 기판의 휨을 최소화 하기 위하여 1장의 실리콘 기관과 2장의 유리 기판을 사용하였으며, 노칭을 방지하기 위하여 금속 박막을 사용하였다. 그 결과 노칭 현상이 방지되었으며, 기판의 휨도 감소하였다. 또한 주파수 차의 분포도 매우 균일하게 되었으며, 주파수 차의 편차 또한 개선이 되었다. 그 결과 높은 수율 및 보다 강건한 MEMS 자이로스코프를 개발할 수 있었다.

• 마이크로전자및패키징학회지
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• 제25권3호
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• pp.55-59
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• 2018

본 연구에서는 Si/$SiO_2$/Si-sub 구조의 SDB (silicon-direct-bonding) 웨어퍼 상에 형성된 다이아프램(diaphragm)에 제조된 전단응력형 압전저항 특성을 분석하였다. 다이아프램은 MEMS (Microelectromechanical System) 기술을 이용해 형성하였다. TMAH 수용액을 이용해 웨이퍼 후면을 식각하여 형성된 다이아프램 구조는 각종 센서제작에 활용할 수 있다. 본 연구에서는 다이아프램 상에 형성시킨 전단응력형 압전저항의 최적의 형상조건을 ANSYS 시뮬레이션을 통하여 찾고 실제 반도체 미세가공기술을 이용해 다이아프램 구조를 형성시키고 이에 붕소(boron)을 주입하여 형성시킨 전단응력형 압전저항의 특성을 시뮬레이션 결과와 비교 분석하였다. 압력감지 다이아프램은 정방형으로 제조되었다. 다이아프램의 모서리의 중심부에서 동일한 압력에 대한 최대 전단응력은 구조물이 정방형일 때 발생한다는 것을 실험으로 확인할 수 있었다. 따라서 압전저항은 다이아프램의 가장자리 중앙에 위치시켰다. 제조된 전단응력형 압전저항은 시뮬레이션 결과와 잘 일치하였고 $2200{\mu}m{\times}2200{\mu}m$ 크기의 다이아프램에 형성된 압전저항의 감도는 $183.7{\mu}V/kPa$로 나타났으며 0~100 kPa 범위의 압력에서 1.3%FS의 선형성을 가졌으며 감도의 대칭성 또한 우수하게 나타났다.

• 센서학회지
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• 제1권1호
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• pp.23-34
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• 1992

자기-저항 센서를 제작하기 위하여 Fe-Ni 합금과 Co-Ni 합금을 슬라이드 그라스와 Si wafer에 진공 증착하여 sensor element를 제작한 후 포화자속밀도($B_{s}$), 보자력($H_{c}$), 자기-저항 변화율 등을 조사하였다. 진공 증착된 Fe-Ni 합금 박막의 포화자속밀도는 0.65T이었으며 자화주파수 1 kHz에서 보자력은 0.379A/cm이었고 자냉처리 후 종방향 보자력은 0.370Acm(//), 횡방향 보자력은 0.390Acm(${\bot}$)로 변화되었다. 자기-저항 변화율은 박막의 산화로 인하여 매우 불안정하였다. 진공 증착된 Co-Ni 박막의 포화자속밀도는 0.66T이었으며 자냉처리 후의 종방향 보자력은 5.895Acm(//)이었고 횡방향 보자력은 5.898A/cm(${\bot}$)이었다. 한편 자기-저항 변화율(${\Delta}R/R$)은 $3.6{\sim}3.7%$로써 실온에서 매우 안정하였다. Fe-Ni 박막은 화학친화력이 강하여 자기-저항 센서 제조 공정에서 많은 문제점을 야기시키고 있으나, Co-Ni 박막은 화학친화력이 작고 자기-저항 효과가 뚜렷하여 고온용 자기-저항 소자 개발용 재료로 매우 적합할 것으로 사료된다.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.8-14
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• 2007

본 논문에서는 MOS 소자의 게이트 유전체로 사용될 고유전 박막으로 $HfO_2$/Hf 박막을 제조하여 그 전기적 특성을 관찰하였다. $HfO_2$박막은 TEMAH와 $O_3$ 전구체를 사용한 ALD 방법으로 p-type (100) 실리콘 웨이퍼 위에 증착하였다. $HfO_2$막을 증착시키기 전에 중간층으로써 Hf 금속 층을 증착하였다. Round-type의 MOS 커패시터 제작을 위해, 상부 전극은 Al 또는 Pt을 이용하여 약 2000 ${\AA}$ 두께의 전극을 형성하였다. $HfO_2$ 박막은 화학정량적 특성을 보였으며, $HfO_2$/Si 계면에서 Si-O 결합 대신 Hf-Si 결합과 Hf-Si-O 결합이 관찰되었다. $HfO_2$와 Si 사이의 Hf 중간층은 $SiO_x$의 성장이 억제되었고, $HfSi_xO_y$으로 변형되었다. 이러한 결과로 $HfO_2$/Hf/Si 구조에서 Hf 중간층이 있음으로 게이트 유전체의 고유전율이 유지되면서 계면 특성이 개선됨을 확인하였다.

• 한국재료학회지
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• 제9권5호
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• pp.460-466
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• 1999

The deep level electron traps in AP-MOCVD GaAs/undoped Al\ulcornerGa\ulcornerAs/n-type GaAs heterostructures have been investigated by means of Deep Level Transient Spectroscopy DLTS). In terms of the experimental procedure, GaAs/undoped Al\ulcornerGa\ulcornerAs/n-type GaAs heterostructures were deposited on 2" undoped semi-insulating GaAs wafers by the AP-MOCVD method at $650^{\circ}C$ with TMGa, AsH3, TMAl, and SiH4 gases. The n-type GaAs conduction layers were doped with Si to the target concentration of about 2$\times$10\ulcornercm\ulcorner. The Al content was targeted to x=0.5 and the thicknesses of Al\ulcornerGa\ulcornerAs layers were targeted from 0 to 40 nm. In order to investigate the electrical characteristics, an array of Schottky diodes was built on the heterostructures by the lift-off process and Al thermal evaporation. Among the key results of this experiment, the deep level electron traps at 0.742~0.777 eV and 0.359~0.680 eV were observed in the heterostructures; however, only a 0.787 eV level was detected in n-type GaAs samples without the Al\ulcornerGa\ulcornerAs overlayer. It may be concluded that the 0.787 eV level is an EL2 level and that the 0.742~0.777 eV levels are related to EL2 and residual oxygen impurities which are usually found in MOCVD GaAs and Al\ulcornerGa\ulcornerAs materials grown at $630~660^{\circ}C$. The 0.359~0.680 eV levels may be due to the defects related with the al-O complex and residual Si impurities which are also usually known to exist in the MOCVD materials. Particularly, as the Si doping concentration in the n-type GaAs layer increased, the electron trap concentrations in the heterostructure materials and the magnitude of the C-V hysteresis in the Schottky diodes also increased, indicating that all are intimately related.ated.

• Korean Chemical Engineering Research
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• 제51권6호
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• pp.666-670
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• 2013

실리콘계 태양전지 제조과정에서 발생하는 불량품에서 실리콘웨이퍼를 회수하는 연구를 수행하였다. 상온($25^{\circ}C$)에서 인산용액 농도, 산성불화암모늄 농도, 킬레이트제 종류 및 농도를 변화시키면서 폐태양전지의 반사방지막 및 N층의 제거 효율을 조사하였다. 10 wt% 인산, 2.0 wt% 산성불화암모늄, 1.5 wt% Hydantoin 사용 시 제거 효율이 가장 우수 하였다. 인산농도가 증가할수록 미세입자의 표면전위가 (+)로 변하여 정전기적 인력에 의해 실리콘웨이퍼 표면에 재흡착하여 표면처리 전보다 두께가 두꺼워졌으며, 표면의 오염도도 증가하였다. 인산-산성불화암모늄-킬레이트제 용액에 의한 표면처리방법은 모든 공정이 상온에서 수행되며, 공정이 단순하고, 폐수 발생량이 적고, 표면제거 효율이 우수한 방법으로 폐 태양전지의 재활용 및 기존 RCA 세정법의 대안으로 가능성이 매우 클 것으로 판단되었다.

• 한국표면공학회지
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• 제38권4호
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• pp.144-149
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• 2005

ZnO박막을 R.F. sputtering방법으로 R.F Power와 기판온도를 공정변수로 하여 Si(100)과 $Al_2O_3(0001)$ 기판에 증착하였다. 공정변수에 따른 박막의 미세구조와 잔류응력 및 광학적 특성 등을 평가하였다. 전반적으로 R.F. Power증가에 따른 박막의 미세구조와 잔류응력 및 광학적 특성 등을 평가하였다. 전반적으로 R.F. Power증가에 따른 박막의 미세구조는 결정립이 커지면서 더 거칠어지는 것으로 나타났다. 기판온도 $800^{\cric}C$에서 증착된 박막의 경우, Si기판에 증착한 것보다 $Al_2O_3$기판에 증착된 박막의 막질이 우수한 것으로 나타났다. 박막의 잔류 응류변화는 R.F. Power 보다는 기판온도에 더 의존하는 것으로 나타났다. 대부분의 시편의 잔류응력이 공정변수인 기판온도가 증가할수록 작아지는 것으로 측정되었다. ZnO박막의 열안정성을 평가하기위해 열싸이클링을 실시하였다. 열싸이클링 결과 $Al_2O_3$(0001)기판에 증착된 박막이 Si(100)기판에 증착된 것보다 열안정성이 우수한 것으로 나타났다. PL측정의 경우, $Al_2O_3$기판에 증착된 ZnO박막이 Si기판에 증착된 것보다 UV영역의 발광이 크고 가시광선영역의 발광이 작은것으로 나타났다. 이것은 박막안의 결함이 작아서 낮은 잔류응력을 갖고 있기 때문인 것으로 생각된다.

• 한국진공학회지
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• 제21권6호
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• pp.301-311
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• 2012

결정질 태양전지 등의 도핑 공정에 적용하기 위한 플라즈마 제트 장치의 기초 방전 특성을 조사한다. 대기압에서의 아르곤 플라즈마 제트와 대기 압력변화에 대한 대기 플라즈마 제트, 그리고 아르곤 분위기 압력 변화에 대한 플라즈마 제트의 전류-전압은 전형적인 정상 글로우 방전의 특성을 갖는다. 대기압 플라즈마 제트의 방전 전압은 약 2.5 kV의 높은 전압이 요구되며, 대기 및 아르곤 플라즈마 제트는 200 Torr 이하의 낮은 압력에 대한 방전 전압은 약 1 kV가 된다. 도핑용 실리콘 웨이퍼에 조사되는 단일 채널 플라즈마 제트의 전류는 인가전압의 조정에 의하여 수 10~50 mA의 고 전류를 용이하게 얻는다. 플라즈마 제트를 웨이퍼에 조사하는 경우에 웨이퍼의 온도 상승은 정상상태에서 약 $200^{\circ}C$가 된다. 실리콘 웨이퍼에 도핑 용재인 액상의 인산을 도포하여 플라즈마를 조사한 결과 얻어진 인 원자의 도핑 분포는 플라즈마 제트 도핑의 가능성을 보여준다.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2005년도 추계학술대회 논문집
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• pp.167-170
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• 2005

The two-dimensional (2D) and three-dimensional (3D) diamond-like carbon (DLC) stamps for ultraviolet nanoimprint lithography (UV-NIL) were fabricated using two kinds of methods, which were a DLC coating process followed by the focused ion beam (FIB) lithography and the two-photon polymerization (TPP) patterning followed by nano-scale thick DLC coating. We fabricated 70 nm deep lines with a width of 100 nm and 70 nm deep lines with a width of 150 nm on 100 nm thick DLC layers coated on quartz substrates using the FIB lithography. 200 nm wide lines, 3D rings with a diameter of $1.35\;{\mu}m$ and a height of $1.97\;{\mu}m$, and a 3D cone with a bottom diameter of $2.88\;{\mu}m$ and a height of $1.97\;{\mu}m$ were successfully fabricated using the TPP patterning and DLC coating process. The wafers were successfully printed on an UV-NIL using the DLC stamp. We could see the excellent correlation between the dimensions of features of stamp and the corresponding imprinted features.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.