• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.176-183
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• 2017

대용량 EEPROM 메모리를 테스트하는 경우 erase time과 program time이 많이 걸리는 문제가 있다. 또한 신뢰성 테스트를 진행하면서 각 스텝마다 EEPROM 셀의 문턱전압 VT를 테스트할 필요가 있다. 본 논문에서는 512kb EEPROM 셀 검증용 모듈 회로를 설계하였으며, negative VTE를 갖는 split gate EEPROM의 VT 측정을 위한 CG(Control Gate) 구동회로를 제안하였다. 제안된 CG 구동회로는 erase VT를 측정하기 위해 -3V~0V의 negative 전압이 인가될 수 있도록 asymmetric isolated HV (High-Voltage) NMOS 소자를 사용하였다. 그리고 test time reduction 모드에서는 even page, odd page, chip 단위로 erase나 program 수행이 가능하도록 회로를 설계하므로 512Kb EEPROM 전체 메모리를 erase하거나 program할 때 시간을 even page와 odd page를 이용하는 경우는 4ms, chip 전체로 하는 경우는 2ms로 테스트 시간을 줄일 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.179-180
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• 2011

This paper focuses on the Current-Voltage concurrent control method devoted to the multiple LED (light-emitting diode) string driver. Isolated DC to DC converter with cascaded chopping switch is proposed for smart lighting system such as light with sensor or back light unit of display, which need to control the current of parallel connected multiple LED stings and regulate DC voltage for micro controller for brightness control. The proposed circuit regulates the current of parallel connected multiple LED strings and additional DC voltage output simultaneously. To verify the performance, experimental results are presented based on the prototype board. 5V, 1A voltage mode electric load and two LED strings with different forward voltages are used for output loads. 23W output power is achieved and measured efficiency is in the range of 85%-87%

• 조명전기설비학회논문지
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• 제19권4호
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• pp.71-78
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• 2005

본 연구는 AC PDP(Plasma Display Panel)용 멀티레벨 에너지 회수회로에 관한 연구로서, 기존 멀티레벨 구동회로의 문제점을 해결한 새로운 멀티레벨 구동회로를 제안한다. 기존 멀티레벨 구동회로는 Weber회로에서 나타나는 스위칭 소자의 전압 및 전류 스트레스를 개선하였지만 공진 인덕터와 기생 커패시턴스에 의한 기생공진전류가 존재하고 하드스위칭이 발생하며 또한 천이구간이 다소 긴 문제점이 있다. 제안 회로는 사용소자의 수를 줄여 회로를 간단히 하였으며, 기생공진전류를 제거하여 회로 동작의 안정성을 높였다. 또한 CIM(Current Injection Method) 을 사용하여 하드스위칭 문제를 해결하였으며 Vs/2 유지구간을 제거하여 동작주파수를 증가시킬 수 있도록 하였다. 제안 회로의 유용성을 입증하기 위해 모드별로 동작을 해석하였으며, PSpice프로그램을 이용하여 시뮬레이션하고 그 결과를 확인하였다.

• ETRI Journal
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• 제27권1호
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• pp.81-88
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• 2005

In this paper, interface circuits that are suitable for point-to-point interconnection with an over 1 Gbps data rate per pin are proposed. To achieve a successful data transfer rate of multi-gigabits per-second between two chips with a point-to-point interconnection, the input receiver uses an on-chip parallel terminator of the pass gate style, while the output driver uses the pullup and pulldown transistors of the diode-connected style. In addition, the novel dynamic voltage level converter (DVLC) has solved such problems as the access time increase and valid data window reduction. These schemes were adopted on a 64 Mb DDR SRAM with a 1.5 Gbps data rate per pin and fabricated using a 0.10 ${\mu}m$ dual gate oxide CMOS technology.

• ETRI Journal
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• 제36권3호
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• pp.352-360
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• 2014

This paper presents a 900 MHz zero-IF RF transceiver for IEEE 802.15.4g Smart Utility Networks OFDM systems. The proposed RF transceiver comprises an RF front end, a Tx baseband analog circuit, an Rx baseband analog circuit, and a ${\Delta}{\Sigma}$ fractional-N frequency synthesizer. In the RF front end, re-use of a matching network reduces the chip size of the RF transceiver. Since a T/Rx switch is implemented only at the input of the low noise amplifier, the driver amplifier can deliver its output power to an antenna without any signal loss; thus, leading to a low dc power consumption. The proposed current-driven passive mixer in Rx and voltage-mode passive mixer in Tx can mitigate the IQ crosstalk problem, while maintaining 50% duty-cycle in local oscillator clocks. The overall Rx-baseband circuits can provide a voltage gain of 70 dB with a 1 dB gain control step. The proposed RF transceiver is implemented in a $0.18{\mu}$ CMOS technology and consumes 37 mA in Tx mode and 38 mA in Rx mode from a 1.8 V supply voltage. The fabricated chip shows a Tx average power of -2 dBm, a sensitivity level of -103 dBm at 100 Kbps with PER < 1%, an Rx input $P_{1dB}$ of -11 dBm, and an Rx input IP3 of -2.3 dBm.

• Journal of Electrical Engineering and Technology
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• 제8권1호
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• pp.137-143
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• 2013

This paper presents development of variable speed generation (VSG) system with energy saving function. The rubber tyred gantry crane (RTGC) requires the power from diesel-engine. Significant fuel savings by reducing the engine speed can be achieved, because all of operation modes except hoisting are required lower power than rated value of engine. When low speed operation output voltage of generator is decrease until acceptable range of motor driver inverters and auxiliary load supplier. According to power demand engine speed is varying from 20 to 60Hz, and voltage is varying between 210Vac and 480Vac. When idle mode or low power operation dc/dc converter operates by constant output voltage control and inverters dc site voltage is compensated by it. This paper proposed 3-phase interleaved boost converter which has the same structure as the commercially available 3-phase inverter and current sharing capability. 400kW interleaved converter is designed and a performance of converter is evaluated through several experiments with a RTGC system. Energy saving VSG system can cut down fuel consumption by 36% and 21.3% at idle and unidirectional load operations.

• 전력전자학회논문지
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• 제11권6호
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• pp.494-501
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• 2006

본 논문에서는 TERES(TEchnology of REciprocal Sustainer)회로와 같은 유지구동전압 저감형 구동회로의 성능을 개선하기 위해 새로운 AC PDP용 에너지 회수회로를 제안하였다. TERES회로에서는 유지구동전압이 일반적인 AC PDP용 구동회로의 절반이지만 에너지 회수회로가 없다. 제안한 회로에서는 에너지 회수회로를 설치하여 효율을 높이고 ZVS 또는 ZCS의 구현으로 스위칭소자의 손실을 줄인다. 에너지 회수회로가 추가되었음에도 불구하고 제안한 회로의 능동스위칭 소자 수가 TERES회로와 동일하다. 제안한 회로의 동작을 모드별로 해석하였으며 시뮬레이션과 실험을 통하여 유용성을 입증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권2호
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• pp.85-90
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• 2009

This paper presents a single supply PLC SoC ASIC with a built-in analog Front-end circuit. To achieve the low power consumption along with low cost, this PLC SoC employs fully CMOS Analog Front End (AFE) and several LDO regulators (LDOs) to provide the internal power for Logic Core, DAC and Input/output Pad driver. The receiver part of the AFE consists of Pre-amplifier, Gain Amplifier and 1 bit Comparator. The transmitter part of the AFE consists of 10 bit Digital Analog Converter and Line Driver. This SoC is implemented with 0.18 ${\mu}m$ 1 Poly 5 Metal CMOS Process. The single supply voltage is 3.3 V and the internal powers are provided using LDOs. The total power consumption is below 30 mA at stand-by mode to meet the Eco-Design requirement. The die size is 3.2 $\times$ 2.8 $mm^{2}$.

• ETRI Journal
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• 제42권5호
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• pp.773-780
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• 2020

A 40 nm complementary metal oxide semiconductor carrier-aggregated drive amplifier with high linearity is presented for sub-GHz Internet of Things applications. The proposed drive amplifier consists of two high linear amplifiers, which are composed of five differential cascode cells. Carrier aggregation can be achieved by switching on both the driver amplifiers simultaneously and combining the two independent signals in the current mode. The common gate bias of the cascode cells is selected to maximize the output 1 dB compression point (P1dB) to support high-linear wideband applications, and is used for the local supply voltage of digital circuitry for gain control. The proposed circuit achieved an output P1dB of 10.7 dBm with over 22.8 dBm of output 3rd-order intercept point up to 0.9 GHz and demonstrated a 55 dBc adjacent channel leakage ratio (ACLR) for the 802.11af with -5 dBm channel power. To the best of our knowledge, this is the first demonstration of the wideband carrier-aggregated drive amplifier that achieves the highest ACLR performance.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.423-424
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• 2011

본 논문은 IEEE 802.15.4g SUN (Smart utility network)을 지원하는 920 MHz 대역 RF 송수신단 통합회로 구조를 제안한다. 제안하는 통합회로는 920 MHz에서 동작하고 구동증폭기, RF 스위치, 그리고 저잡음 증폭기로 구성되어 있다. 송신모드에서는 구동 증폭기가 동작하는데 싱글 구조로 설계되어 트랜스퍼머에 의한 출력 신호 손실을 제거 하였고 또한 RF 스위치의 위치를 수신단에 적용하여 출력 신호 손실을 제거 하였다. 수신모드에서는 RF 스위치와 저잡음 증폭기가 동작되는데 싱글 입력 신호에 대해 차동 출력 신호를 제공할 수 있다. 구동증폭기의 부하와 저잡음 증폭기의 입력 정합회로는 한 개의 LC 공진회로를 공유하여 칩 면적을 최소화 할 수 있다. 본 논문에서 제안하는 통합회로는 $0.18-{\mu}m$ CMOS 공정을 사용하여 설계하였고, 1.8 V 공급 전압에서 구동증폭기는 3.6 mA, 저잡음 증폭기는 3.1 mA의 전류를 소모한다.