• 대한전자공학회논문지TC
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• 제45권8호
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• pp.8-14
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• 2008

본 논문에서는 via가 있는 버섯구조를 이용한 ENG ZOR 안테나와 DGS 구조를 이용한 via-free ENG ZOR 안테나의 접지면 크기의 변화에 따른 입력저항, 대역폭, 방사효율의 영향에 대하여 이론적 연구를 수행하였다. Via-free ZOR 안테나가 via가 있는 버섯구조 ZOR 안테나보다 접지면 크기에 영향을 더 받는 것으로 확인되었다. DGS가 적절하게 동작하기 위해서는 최소 크기의 접지면이 요구되어지므로 via-free 안테나의 방사특성은 일정 크기 이상의 접지면이 확보되어야 좋아질 수 있다. Via가 있는 안테나는 기판의 높이가 높아질수록 대역폭과 방사효율이 좋아지고, via-fee 안테나의 경우 높이가 높아질수록 대역폭과 방사효율이 떨어지는 것으로 관찰되었다. 또한, via-free ZOR 안테나의 경우 via가 있는 버섯구조 ZOR 안테나와 비교하여 대역폭이 좁고 방사효율은 떨어지지만 소형화에 유리함을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.45-50
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• 2006

3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이 $100{\sim}190\;{\mu}m$, 직경이 각각 $50{\mu}m,\;20{\mu}m$인 2가지 형태의 via을 형성하였다. DRIE로 via가 형성된 Si wafer위에 IMP System으로 Cu의 Si으로 확산을 막기 위한 Ta층과 전해도금의 씨앗층인 Cu층을 형성하였다. Via시편은 직류, 펄스-역펄스의 전류 파형과 억제제, 가속제, 억제제의 첨가제를 모두 사용하여 filling을 시도하였고, 공정 후 via의 단면을 경면 가공하여 SEM으로 관찰하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.2492-2497
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• 2003

This paper presents optimal walking trajectory generation for a quadruped robot with genetic-fuzzy algorithm. In order to move a quadruped robot smoothly, both generations of optimal leg trajectory and free walking are required. Generally, making free walking is difficult to realize for a quadruped robot, because the patterned trajectory may interfere in the free walking. In this paper, we suggest the generation method for the leg trajectory satisfied with free walking pattern so as to avoid obstacle and walk smoothly. We generate via points of leg with respect to body motion, and then we use the genetic-fuzzy algorithm to search for the optimal via velocity and acceleration information of legs. All these methods are verified with PC simulation program, and implemented to SERO-V robot.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.3-17
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• 2003

.Package Trend -> Memory : Lighter, Thinner, Smaller & High Density => SiP, 3D Stack -> MPU : High Pin Counts & Multi-functional => FCBGA .Interposer Trend -> Via - Unfilled Via => Filled Via - Staggered Via => Stacked Via -> Emergence of All-layer Build-up Processes -> Interposer Material Requirement => Low CTE, Low $D_{k}$, Low $D_{f}$, Halogen-free .New Technology Concept -> Embedded Passives, Imprint, MLTS, BBUL etc.

• 미생물학회지
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• 제8권1호
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• pp.35-40
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• 1970

In the cell-free systems of Dunaliella tertiolecta, fructosediphosphate aldolase hardly contribute to synthesize hexosephosphate from triosephosphate derived from pentosphosphate pathway, and it could be considered that glycerol synthesized from added glucose was synthesized but via 3-phosphoglyceraldehyde as an intermediate not hydroxypyruvate.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2016년도 추계학술대회 논문집
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• pp.128-128
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• 2016

Cu 배선폭 미세화 기술은 반도체 디바이스의 성능 향상을 위한 핵심 기술이다. 현재 배선 기술은 lithography, deposition, planarization등 종합적인 공정 기술의 발전에 따라 10x nm scale까지 감소하였다. 하지만 지속적인 feature size 감소를 위하여 요구되는 높은 공정 기술 및 비용과 배선폭 미세화로 인한 재료의 물리적 한계로 인하여 배선폭 미세화를 통한 성능의 향상에는 한계가 있다. 배선폭 미세화를 통한 2차원적인 집적도 향상과는 별개로 chip들의 3차원 적층을 통하여 반도체 디바이스의 성능 향상이 가능하다. 칩들의 3차원 적층을 위해서는 별도의 3차원 배선 기술이 요구되는데, TSV(through-Si-via)방식은 Si기판을 관통하는 via를 통하여 chip간의 전기신호 교환이 최단거리에서 이루어지는 가장 진보된 형태의 3차원 배선 기술이다. Si 기판에 $50{\mu}m$이상 깊이의 via 및 seed layer를 형성 한 후 습식전해증착법을 이용하여 Cu 배선이 이루어지는데, via 내부 Cu ion 공급 한계로 인하여 일반적인 공정으로는 void와 같은 defect가 형성되어 배선 신뢰성에 문제를 발생시킨다. 이를 해결하기 위해 각종 유기 첨가제가 사용되는데, suppressor를 사용하여 Si 기판 상층부와 via 측면벽의 Cu 증착을 억제하고, accelerator를 사용하여 via 바닥면의 Cu 성장속도를 증가시켜 bottom-up TSV filling을 유도하는 방식이 일반적이다. 이론적으로, Bottom-up TSV filling은 sample 전체에서 Cu 성장을 억제하는 suppressor가 via bottom의 강한 potential로 인하여 국부적 탈착되고 via bottom에서만 Cu가 증착되어 되어 이루어지므로, accelerator가 없이도 void-free TSV filling이 가능하다. Accelerator가 Suppressor를 치환하여 오히려 bottom-up TSV filling을 방해한다는 보고도 있었다. 본 연구에서는 유기 첨가제의 치환으로 인한 TSV filling performance 저하를 방지하고, 유기 첨가제 조성을 단순화하여 용액 관리가 용이하도록 하기 위하여 suppressor만을 이용한 TSV filling 연구를 진행하였다. 먼저, suppressor의 흡착, 탈착 특성을 이해하기 위한 연구가 진행되었고, 이를 바탕으로 suppressor만을 이용한 bottom-up Cu TSV filling이 진행되었다. 최종적으로 $60{\mu}m$ 깊이의 TSV를 1000초 내에 void-free filling하였다.

• 마이크로전자및패키징학회지
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• 제29권4호
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• pp.1-8
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• 2022

TSV 기술을 포함한 고밀도, 고집적 패키징 기술은 IoT, 6G/5G 통신, HPC (high-performance computing)등 여러 분야에서 중요한 기술로 여겨지고 있다. 2차원에서 고집적화를 달성하는 것은 물리적 한계에 도달하게 되었으며, 따라서 3D 패키징 기술을 위하여 다양한 연구들이 진행되고 있다. 본 고에서는 scallop의 형성 원인과 영향, 매끈한 측벽을 만들기 위한 scallop-free 에칭 기술, TSV 표면의 Cu bonding에 대해서 자세히 조사하였다. 이러한 기술들은 고품질 TSV 형성 및 3D 패키징 기술에 영향을 줄 것으로 예상한다.

• Advances in nano research
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• 제8권4호
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• pp.283-292
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• 2020

In the present research, differential quadrature (DQ) method has been utilized for investigating free vibrations of porous functionally graded (FG) micro/nano beams in thermal environments. The exact location of neutral axis in FG material has been assumed where the material properties are described via porosity-dependent power-law functions. A scale factor related to couple stresses has been employed for describing size effect. The formulation of scale-dependent beam has been presented based upon a refined beam theory needless of shear correction factors. The governing equations and the associated boundary conditions have been established via Hamilton's rule and then they are solved implementing DQ method. Several graphs are provided which emphasis on the role of porosity dispersion type, porosity volume, temperature variation, scale factor and FG material index on free vibrational behavior of small scale beams.

• 한국해양공학회지
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• 제36권2호
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• pp.83-90
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• 2022

This paper presents the minimum submergence depth of an underwater vehicle that can remove the effect of free surface on the resistance of the underwater vehicle. The total resistance of the underwater vehicle in fully submerged modes comprises only viscous pressure and friction resistances, and no wave resistance should be present, based on the free surface effect. In a model test performed in this study, the resistance is measured in the range of 2 to 10 kn (1.03-5.14 m/s) under depth conditions of 850 mm (2.6D) and 1250 mm (3.8D), respectively, and the residual resistance coefficients are compared. Subsequently, resistance analysis is performed via computational fluid dynamics (CFD) simulation to investigate the free surface effect based on various submergence depths. First, the numerical analysis results in the absence of free surface conditions and the model test results are compared to show the tendency of the resistance coefficients and the reliability of the CFD simulation results. Subsequently, numerical analysis results of submergence depth presented in a reference paper are compared with the model test results. These two sets of results confirm that the resistance increased due to the free surface effect as the high speed and depth approach the free surface. Therefore, to identify a fully submerged depth that is not affected by the free surface effect, case studies for various depths are conducted via numerical analysis, and a correlation for the fully submerged depth based on the Froude number of an underwater vehicle is derived.

• 마이크로전자및패키징학회지
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• 제14권3호
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• pp.37-42
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• 2007

반도체 소자의 집적도가 높아짐에 따라 3D SiP에 대한 관심이 높아지고 전기도금법을 이용한 구리 via filling이 활발히 연구되어왔다. Via filling시 via 입구와 바닥에 전류밀도 차이로 인해 via 내부에 결함이 발생하기 쉽다. 여러 가지 유기물 첨가제와 전류인가 방식의 변화를 통한 via filling을 하였다. 첨가된 유기물은 PEG, SPS, JGB, PEI를 사용하였다. 유기물이 첨가된 용액을 이용하여 펄스와 역펄스 방법을 이용하여 via filling을 하였다. 유기물의 첨가에 따른 도금된 구리 입자의 크기 및 형상에 관하여 고찰하였으며 도금 후 via 시편의 단면을 FESEM으로 관찰하였다. JGB에 비하여 PEI를 사용한 경우 치밀한 도금층을 얻을 수 있었다. 2 step via filling을 사용한 경우 via filling 시간을 단축시킬 수 있었다.