• 한국정보과학회논문지:시스템및이론
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• 제29권12호
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• pp.648-654
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• 2002

클러스터들을 연결시키는 통신 모델로 업계 표준인 VIA(Virtual Interface Architecture)가 있다. VIA의 소프트웨어적인 구현으로는 M-VIA를 대표적으로 들 수 있다. 본 논문에서는 TCP/IP를 지원하는 기존의 AceNIC 기가비트 이더넷 카드의 디바이스 드라이버에 수정을 가하여 M-VIA를 지원할 수 있도록 구현하였다. 그리고 M-VIA의 데이터 세그멘테이션 과정을 분석하여 기가비트 이더넷 카드가 1514 bytes이상의 MTU를 지원할 경우, 기존의 M-VIA 뎨이터 세그멘데이션 크기가 가지는 문제점을 보이며 이를 개선하기 위해 MTU와 M-VIA 데이터 세그멘테이션 크기를 다르게 해서 실험하였고 그 성능을 비교하였다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.45-50
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• 2006

3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이 $100{\sim}190\;{\mu}m$, 직경이 각각 $50{\mu}m,\;20{\mu}m$인 2가지 형태의 via을 형성하였다. DRIE로 via가 형성된 Si wafer위에 IMP System으로 Cu의 Si으로 확산을 막기 위한 Ta층과 전해도금의 씨앗층인 Cu층을 형성하였다. Via시편은 직류, 펄스-역펄스의 전류 파형과 억제제, 가속제, 억제제의 첨가제를 모두 사용하여 filling을 시도하였고, 공정 후 via의 단면을 경면 가공하여 SEM으로 관찰하였다.

• 마이크로전자및패키징학회지
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• 제14권3호
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• pp.37-42
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• 2007

반도체 소자의 집적도가 높아짐에 따라 3D SiP에 대한 관심이 높아지고 전기도금법을 이용한 구리 via filling이 활발히 연구되어왔다. Via filling시 via 입구와 바닥에 전류밀도 차이로 인해 via 내부에 결함이 발생하기 쉽다. 여러 가지 유기물 첨가제와 전류인가 방식의 변화를 통한 via filling을 하였다. 첨가된 유기물은 PEG, SPS, JGB, PEI를 사용하였다. 유기물이 첨가된 용액을 이용하여 펄스와 역펄스 방법을 이용하여 via filling을 하였다. 유기물의 첨가에 따른 도금된 구리 입자의 크기 및 형상에 관하여 고찰하였으며 도금 후 via 시편의 단면을 FESEM으로 관찰하였다. JGB에 비하여 PEI를 사용한 경우 치밀한 도금층을 얻을 수 있었다. 2 step via filling을 사용한 경우 via filling 시간을 단축시킬 수 있었다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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• pp.258-261
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• 2009

In this work we present a process to fabricate lowtemperature polysilicon (LTPS) TFTs on polyimide (PI) layers, spin-coated on Si-wafer used as rigid carrier. This process has been then used to fabricate elementary circuits as well as circuits for sensor applications.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (상)
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• pp.509-512
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• 2002

VIA 는 클러스터 또는 시스템 영역 네트워크를 위한 표준화된 사용자수준 통신 아키텍쳐이고, GNBD 는 LINUX 클러스터에서 IP 네트워크 설비를 기반으로 GFS 공유 파일 시스템을 설치할 때 사용하는 네트워크 블록 디바이스이다. GNBD 는 TCP/IP 상의 소켓을 기반으로 구현되어 있기 때문에, VIA 를 사용하는 클러스터이더라도 VIA 하드웨어 상에서 TCP/IP 소켓을 통하여 GNBD 를 작동시킨다. VIA 와 같이 물리적 연결이 신뢰성이 높고 높은 수준의 기능을 제공하는 경우는 같은 클러스터 안에서 TCP/IP 프로토콜 스택을 사용할 필요가 없다. 그래서 우리는 VIA 를 이용하지만 TCP/IP를 사용하지 않는 GNBD/VIA를 구현하였고, 동일한 VIA 하드웨어를 사용하면서 TCP/IP 모듈을 이용하는 GNBD 보다 파일시스템의 읽기(쓰기) 성능이 약 20%(30%) 향상된다는 것을 확인하였다. 본 논문에서는 VIA상에서 동작하는 GNBD/VIA의 성능 측정값과 그 위에 설치된 파일시스템의 을 보여주고, 그 결과를 상세히 분석하여 GNBD/VIA 상에 설치된 파일 시스템이 발휘할 수 있는 성능의 한계를 제시한다. 제시하는 한계치는 GNBD/VIA 뿐만 아니라 TCP/IP 상의 소켓을 사용하는 GNBD에도 적용할 수 있다.

• 대한전자공학회논문지TC
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• 제45권8호
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• pp.8-14
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• 2008

본 논문에서는 via가 있는 버섯구조를 이용한 ENG ZOR 안테나와 DGS 구조를 이용한 via-free ENG ZOR 안테나의 접지면 크기의 변화에 따른 입력저항, 대역폭, 방사효율의 영향에 대하여 이론적 연구를 수행하였다. Via-free ZOR 안테나가 via가 있는 버섯구조 ZOR 안테나보다 접지면 크기에 영향을 더 받는 것으로 확인되었다. DGS가 적절하게 동작하기 위해서는 최소 크기의 접지면이 요구되어지므로 via-free 안테나의 방사특성은 일정 크기 이상의 접지면이 확보되어야 좋아질 수 있다. Via가 있는 안테나는 기판의 높이가 높아질수록 대역폭과 방사효율이 좋아지고, via-fee 안테나의 경우 높이가 높아질수록 대역폭과 방사효율이 떨어지는 것으로 관찰되었다. 또한, via-free ZOR 안테나의 경우 via가 있는 버섯구조 ZOR 안테나와 비교하여 대역폭이 좁고 방사효율은 떨어지지만 소형화에 유리함을 알 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.233-234
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• 2006

In this paper, Via hole pore were investigated during PLAS (PessureLess Assisted Constrained Sintering) process of LTCC. Ag and Ag-Pd paste mixture were tested for via paste. Ag paste with 10~25% Ag-Pd paste showed no via hole pore, but further increase of Ag-Pd contents in via paste increased via pore. From shrinkage curve, 10~25% Ag-Pd paste showed expansion behaviors before shrink and this phenomena result in the reduction of via hole pore during PLAS process.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2009년도 추계학술대회 초록집
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• pp.171-172
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• 2009

TSV(through via silicon)를 이용한 Via의 Cu 충전에서 Seed 층의 역할은 전류의 흐름을 가능하게 하는 중요한 역할을 하고 있다. Via에 각각 Ti/Au, Ti/Cu를 증착한 후 Ti/Cu가 Ti/Au를 대체 할 수 있는지를 알아보기 위해 먼저 실리콘 웨이퍼에 via를 형성하고, 형성된 via에 기능성 박막층으로 절연층(SiO2) 및 시드층을 형성하였다. 전해도금을 이용하여 Cu를 충전한 결과 Ti/Au 및 Ti/Cu를 증착한 두 시편 모두 via와 seed층 접합면에 박리 등의 결함이 없었고, via 내부 또한 void나 seam 등이 관찰되지 않고 우수하게 충전된 것을 확인할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.557-558
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• 2008

This paper presents the effects of via losses to be connected with an embedded DPDT(Double Pole Double Thru) in a substrate. The substrate consists of two ABF(Ajinomoto Bonding Film) and a Epoxy core. In order to verify and test effects of via, via chains in a substrate using SoP-L process are proposed and measured. Via loss can be calculated as averaging the total via holes. The exact loss of a DPDT switch embedded in substrate are extracted by using the results of via chain and measured data from embedded DPDT. The calculated one via insertion loss is about 0.0005 dB on basis of measured via chains. This result confirms very low loss in via. So the inserti on loss of the embedded switch is confirmed only switch loss as loss is 0.4 dB.

• 마이크로전자및패키징학회지
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• 제15권1호
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• pp.45-50
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• 2008

Through via 3D SiP의 평탄화 공정에 적용하기 위해 전기도금법을 이용하여 직경 $50{\mu}m$와 $20{\mu}m$ via를 구리로 채운 후 전해연마를 실시하여 전해액 종류와 첨가제에 따른 특성을 분석하였다. 전해연마시 양극과 음극의 전위차 변화를 측정하여 평탄화 공정의 종료 시점을 판단하였다. 인산에 가속제인 acetic acid와 억제제인 glycerol을 첨가한 전해액으로 전해연마를 실시하여 via 형상 안팎의 단차를 제거하면서 평탄화를 이를 수 있었고, 양극과 음극의 전위차가 급격히 증가하는 시점에서 공정을 종료하여 via 위에 과도금된 구리만을 제거할 수 있었다.