• 한국정보통신학회논문지
• /
• 제6권3호
• /
• pp.427-433
• /
• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 단일 라운드 블록을 사용하여 라운드 변환을 반복 처리하는 구조를 체택하여 하드웨어 복잡도를 최소화하였다. 또한, 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과 약 25.000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖다.

• 한국정보통신학회논문지
• /
• 제16권4호
• /
• pp.765-770
• /
• 2012

본 논문에서는 인트라 모드 결정으로 인해 발생되는 연산 복잡도 문제를 줄이기 위해 DCT 기반 인트라 예측을 사용하는 효율적인 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 처음 입력 블록에 대해 DCT를 수행하고 DCT 계수의 특성을 이용하여 에지 방향성을 예측한다. 그리고 예측된 에지 방향에 해당하는 모드에 대해서만 화면 내 예측을 수행함으로써 복잡도 문제를 해결하였다. DCT 하드웨어 구조는 4개의 덧셈기와 4개의 뺄셈기, 2개의 쉬프트 연산기로 구성된 Transform_PE를 이용하여 Multitransform_PE를 구현하였고 $4{\times}4$ 블록 DCT를 1 사이클에 계산한다. 또한, 15개의 덧셈기, 15개의 쉬프트 연산기로 구성된 Intra_pred_PE를 통해 2 사이클에 하나의 화면 내 예측을 수행한다. 따라서 하나의 매크로블록을 인코딩할 때 517 사이클을 소요하며 기존의 하드웨어 구조 보다 수행 사이클 수에 있어서 17%의 성능이 향상됨을 보였다. 본 논문의 하드웨어 구조는 DCT 기반 인트라 예측 알고리즘을 사용하며 Verilog HDL을 이용하여 구현되었고, 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성 결과 최대 125MHz에서 동작함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제16권4호
• /
• pp.778-784
• /
• 2012

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.397-404
• /
• 2013

본 논문에서는 Adaboost알고리즘을 이용한 얼굴인식 하드웨어 시스템의 구조를 제안하였다. 제안된 하드에어 구조는 초당 30프레임을 가지며 실시간 처리가 가능하다. 또한 Adaboost알고리즘을 이용하여 얼굴 특징 데이터를 학습하였고, 영상 크기 축소부와 적분 영상 추출부 그리고 얼굴 비교부, 메모리 인터페이스부, 데이터 그룹화, 검출결과 표시부 등으로 구성되었다. 제안된 하드웨어 구조는 사이클당 1포인트를 계산 할 수 있는 구조로 속도의 향상을 가져오며 full HD($1920{\times}1080$)의 경우에는 총 사이클 수 $2,316,087{\times}30=69,482,610$로 약 70MHz의 속도를 가진다. 제안된 하드웨어 구조는 Verilog HDL로 디자인되었고, Mentor Graphics Modelsim을 이용하여 검증하였으며, 합성은 FPGA Xilinx Virtex5 XC5VLX330을 이용하여 칩의 대략 35%인 74,757 Slice LUT와 45MHz의 주파수에서 동작한다.

• 한국정보통신학회논문지
• /
• 제19권4호
• /
• pp.940-947
• /
• 2015

본 논문에서는 기존의 터치 센서방법과 초음파나 레이저를 사용하는 방법이 아닌 디스플레이에 프린트된 매트릭스 패턴 영상을 이용하여 위치 정보를 추출하는 시스템의 패턴 영상의 특징점을 찾고 관심 영역의 영상을 추출하는 방법을 제안하였다. 제안하는 방법은 패턴 영상의 조도값과 패턴의 특징을 이용하여 촬영된 영상의 회전된 각도와 신뢰성 있는 특징점을 찾고 관심영역을 추출한다. 성공적인 관심 영역 추출을 위해서 다양한 각도에서 판서된 패턴영상을 이용하여 위치 관심영역 추출을 테스트하였고 성공적으로 관심영역을 추출하는 것을 확인하였다. 제안한 알고리즘은 OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 검증하고, 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx FPGA(xc6vlx760) 보드를 이용하여 검증하였다.

• 한국멀티미디어학회논문지
• /
• 제13권7호
• /
• pp.943-949
• /
• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 한국통신학회논문지
• /
• 제37B권9호
• /
• pp.795-805
• /
• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 한국통신학회논문지
• /
• 제32권3C호
• /
• pp.297-305
• /
• 2007

본 논문에서는 주요 영화사들로 구성된 DCI(Digital Cinema Initiatives)에 의해 디지털 시네마를 위한 영상 압축 표준으로 제정된 Motion JPEG2000 부호화기를 FPGA를 타겟으로 구현하였다. JPEG2000의 주요 구성요소인 리프팅-기반의 DWT(Discrete Wavelet Transform)와 EBCOT(Embedded Block Coding with Optimized Truncation)의 Tier 1을 하드웨어로 구현하였고, Tier 2과정은 소프트웨어로 구현하였다. 디지털 시네마를 위해 입력 영상의 크기(tile size)는 최대 $1024\times1024$까지의 고해상도를 지원할 수 있도록 하였고, 실시간성을 보장하기 위해 3개의 엔트로피 부호화기를 사용하였다. Verilog-HDL을 이용하여 하드웨어로 구현했을 경우 Altera사의 Stratix EP1S80에서 32,470 LE (logic element)에 해당하는 자원을 사용하면서 FPGA에 사상되었고, 150Mhz의 주파수에서 안정적으로 동작하였다.

• 한국산학기술학회논문지
• /
• 제18권5호
• /
• pp.336-342
• /
• 2017

최근 해양 자원 개발뿐만 아니라 지구 온난화에 따른 해양 환경 모니터링 및 해양 재난 대비 등을 위하여 수중 무선통신에 대한 연구가 요구되고 있다. 대부분의 수중 무선 통신에서는 수중에서의 매질 특성 및 환경 변화 특성을 고려하여 수십 KHz 대역의 음파를 이용하며, 특히 DSP를 비롯한 프로세서를 기반으로 하여 모뎀 연구가 진행되고 있다. 본 연구에서는 수중 관측 및 제어를 위한 수중 음향 통신 시스템 중 수중기지제어국과 수중기지국 간의 음향 통신을 위한 Digital Up Converter(DUC)와 Digital Down Converter(DDC)를 연구하였다. 수중 음향 통신 시스템은 사용 환경의 제약 때문에 소형 및 저전력 시스템을 추구한다. 따라서, 본 연구에서는 DUC 및 DDC 전용 하드웨어 모듈을 설계하였다. 수중 음향 통신 시스템의 4개의 링크를 지원하며, 각각 샘플링 레이트 및 주파수를 변환하였다. Verilog-HDL를 사용하여 설계하였으며, ModelSim 환경에서 수중 음향 통신 시스템의 베이스밴드 신호를 이용하여 동작을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.45-53
• /
• 2006

본 논문에서는, H.264/AVC의 블록현상 제거필터의 병렬 하드웨어 구조를 제안한다. 블록현상 제거필터는 H.264/AVC에 있어서 고화질을 보장해주고 있지만, 높은 연산량을 필요로 하기 때문에 임베디드 환경에서는 하드웨어 구현이 필수적이다. 본 논문에서는 실시간 영상 처리를 위해 2개의 1-D 필터를 적용하고, Dual-port SRAM을 사용한 병렬 하드웨어 구조를 적용하였다. 구현된 하드웨어 구조는 Verilog-HDL로 나타내고 Synopsys Design Compiler와 Hynix 0.25um CMOS Cell Library를 이용하여 합성하였다. 구현된 크기는 27.3k의 하드웨어 로직 리소스를 사용하고(내부 SRAM 제외) 최대 동작 주파수는 약 100Mhz가 되었다. 제안한 병렬 구조는 하나의 매크로블록을 처리하는데 258클록이 소요되며, 이는 HD 1080P(1920화소${\times}$1080화소) 의 영상을 초당 47.8프레임으로 처리가 가능함을 말한다. 이는 하드웨어 기반의 H.264/AVC 실시간 부/복호화 시스템에 적합한 구조임을 보여준다.