• 대한전자공학회논문지SP
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• 제42권2호
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• pp.27-36
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• 2005

년 논문에서는 MPEG과 JPEG, H.26X 계열 등의 DCT-기반 영상/비디오 컨텐츠에 효과적인 암호화 방법을 제안하였고, 이를 최적화된 하드웨어로 구현하여 고속동작이 가능하도록 하였다. 영상/비디오의 압축, 복원 및 암호화로 인한 많은 연산량을 고려하여 영상의 중요한 정보(DC 및 DPCM계수)만을 암호화 대상 데이터로 선정하여 부분 암호화를 수행하였다. 그 결과 암호화에 소요되는 비용은 원 영상 전체를 암호화하는 비용이 감소하였다. 여기서 Nf는 GOP내의 프레임수이고 PI는 B와 P 프레임에 존재하는 인트라 매크로블록의 수이다. 암호화 알고리즘으로는 다중모드 AES, DES, 그리고 SEED를 선택적으로 사용할 수 있도록 하였다. 제안한 암호화 방법은 C++로 구현한 소프트웨어와 TM-5를 사용하여 약 1,000개의 영상을 대상으로 실험하였다 그 결과 부분 암호화된 영상으로부터 원 영상을 추측할 수 없어 암호화 효과가 충분함을 확인하였으며, 이 때 암호화에 의한 압축률 감소율은 $1.6\%$에 불과하였다. Verilog-HDL로 구현한 하드웨어 암호화 시스템은 하이닉스 $0.25{\mu}m$ CMOS 팬텀-셀 라이브러리를 사용하여 SynopsysTM의 디자인 컴파일러로 합성함으로써 게이트-수준 회로를 구하였다. 타이밍 시뮬레이션은 CadenceTM의 Verilog-XL을 이용해서 수행한 결과 100MHz 이상의 동자 주파수에서 안정적으로 동작함을 확인하였다. 따라서 제안된 암호화 방법 및 구현된 하드웨어는 현재 중요한 문제로 대두되고 있는 종단간(end-to-end) 보안에 대한 좋은 해결책으로 유용하게 사용될 수 있으리라 기대된다.

• 대한전자공학회논문지TE
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• 제37권1호
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• pp.35-41
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• 2000

본 논문은 디지털 VCR에서 기록 부호화기로 사용하고 있는 24/25 I-NRZI 변조기의 설계를 위하여 구조를 고찰하고, 스펙트럼 규격을 만족하는 구형파의 전폭 값과 표준 데이터(Sine 및 Cosine계수)를 ROM 테이블에 저장하기 위한 비트의 크기를 고찰하였다. ROM 테이블에 저장되는 표준 데이터의 유효 비트 크기와 구형 파의 진폭 값은 출력 스펙트럼의 파일럿 신호에 대한 크기와 변조기의 하드웨어 크기에 영향을 준다. 설계될 24/25 I-NRZI 변조기에서 출력되는 데이터의 스펙트럼을 겸증하기 위해 램덤 패턴(F0,F1,F2)을 이용하여 실험하였으며, 스펙트럼 분석 결과, 최적의 값으로 구형파의 진폭 갑은 0.065이고, 표준 데이터를 ROM에 저장하기 위한 비트의 크기는 3비트임을 알 수 있었다. 또한, 설계된 24/25 I-NRZI 변조기의 하드웨어 기능을 검중하기 위해 프펙트럼 결과를 토대로 먼저 C 모델링하고, Verilog HDL(Cadence Verilog XL)로 코딩하였으며, Synopsys(Library "Samsung KG75")툴을 이용하여 합성하고, 이를 근거로 하드웨어의 크기를 고찰하였다. 이 연구에서 고찰한 24/25 I-NRZI 변조기는 프리코더의 Path방법 등에 대한 구조를 개선하면10,000게이트 이하로 설계할 수 있으며, 현재 실용화되고 있는 디지털 캠코더에 응용할 수 있다.

• 전기전자학회논문지
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• 제23권3호
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• pp.800-804
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• 2019

본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fine loop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를 예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및 Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1045-1048
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• 1998

This paper proposes a efficient algorithm of letter-box converter using 4:3 decimation algorithm. To display 16:9 wide images on a 4:3 screen, there is need to convert the 16:9 wide images. The letter-box converter is designed with multiplierless architecture. We have modeled the letter-box converter in verilog-HDL and verified to show little difference between the original image and the converte image.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.763-766
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• 1998

This paper describes the microarchitecture of the integer processor unit of RAPTOR which is an on-chip multiprocessor. The integer processor unit implements the 64-bit SPARC-V9 architecture and supports by hardware out-of-order instruction execution. The unit is designed to be handy so that multiple copies of the unit cn be integrated with cache memories into a single chip. The design was proceeded in a top-down manner. The hardware description and its verfication were performed using Verilog-HDL.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2001년도 추계학술발표논문집
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• pp.30-34
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• 2001

본 논문에서는 근거리에 놓여있는 노트북, 휴대폰, PDA, 혜드셋 등 각종 이동 가능한 장치들을 하나의 무선네트워크로 연결할 수 있는 블루투스의 베이스밴드 시스템 프로토콜 기능을 분석하고 설계하였다. 즉, 전체적인 논리 기능구조를 설계한 후 하드웨어로 구현될 패킷생성 블록, HEC와 CRC 기능블륵, Whitening/Dewhitening 기능블록, FEC 기능블록, 입출력 블록(TX, RX 루틴), 클럭 생성 기능블록, 주파수 선별 기능블록, 오디오 기능블록 그리고, 패킷 제어 블록들의 처리절차를 Verilog HDL 코드로 설계 및 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.232-235
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• 1999

In this paper, we present a coprocessor that can operate with ARM microprocessors. The coprocessor supports IEEE 754 standard single- and double-precision binary floating point arithmetic operations. The design objective is to achieve minimum-area, low-power and acceleration of processing power of ARM microprocessors. The instruction set is compatible with ARM7500FE. The coprocessor is written in verilog HDL and synthesized by the SYNOPSYS Design Compiler. The gate count is 38,115 and critical path delay is 9.52ns.

• 전자공학회논문지B
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• 제32B권8호
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• pp.1085-1090
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• 1995

The Discrete Cosine Transform(DCT) is effective technique for image compression, which is widely used in the area of digital signal processing. In this paper, an efficient DCT processor is proposed and simulated by using Verilog HDL. This algorithm is improved 60% in processing speed, but it's somewhat complicate compared with Y. Arai's algorithm. This algorithm will be used efficiently for real time image processing.

• 한국통신학회논문지
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• 제26권6B호
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• pp.727-735
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• 2001

본 논문은 8-VSB Advanced Digital TV용으로 사용할 수 있도록 ATSC(Advanced Television Standard Committee)의 규약을 만족시키도록 구현한 Reed Solomon 디코더에 대하여 기술한다. 구현된 RS Decoder는 공유된 Tree 구조의 Arithmetic 블록을 사용하여 종래의 기술보다 더 효율적인 연산기 구조를 제안하였으며 빠른 에러 탐지와 정정 시간으로 인한 FIFO의 사용갯수와 Latency Time을 크게 감소시킨 개선된 구조를 제안한다. 일반적으로 2N+A만큼의 Latency Time과 FIFO 개수를 N+A 만큼으로 감소시켰다. 이 RS 디코더는 Verilog HDL로 설계되었고 Synopsys Design Compiler에 의해 합성되었다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2004년도 한국우주과학회보 제13권2호
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• pp.274-277
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• 2004

KSLV (Korea Space Launch Vehicle)-I telemetry system will be composed of two telemetry streams: a lower stage telemetry stream and an upper stage telemetry stream. In this paper, the authors present design, implementation and test results of the upper stage telemetry interface for KSLV-I. The telemetry system currently is in the stage of the prototype model development, and its engineering model and flight model will be developed in the near future.