• 대한전자공학회논문지SD
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• 제45권9호
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• pp.103-109
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• 2008

본 논문은 H.264 디코더용 인트라 예측 회로 구조와 설계를 제시한다. H.264의 인트라 예측에는 총 17개의 예측 모드, 즉 루마 $4\times4$ 블록을 위한 9개의 예측 모드, 루마 $16\times16$ 블록을 위한 4개의 예측 모드, 크로마 $8\times8$ 블록을 위한 4개의 예측 모드가 있다 모든 예측 모드에서 공통된 연산들을 추출하여 이들을 수행하기 위한 공통연산부를 정의하였다. 모든 예측 모드에서 이 연산부를 공유하는 제안된 회로 구조는 설계 측면에서 체계적이고 회로 크기 측면에서 효율적이다.

• Nuclear Engineering and Technology
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• 제55권4호
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• pp.1365-1381
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• 2023

In this paper, a procedure for evaluating the structural integrity of the PCSG (Printed Circuit Steam Generator) unit block is presented with a simplified FE (finite element) analysis technique by applying the homogenization method. The homogenization method converts an inhomogeneous elastic body into a homogeneous elastic body with same mechanical behaviour. This method is effective when the inhomogeneous elastic body has repetitive microstructures, and thus the method was applied to the sheet assembly among the PCSG unit block components. From the method, the homogenized equivalent elastic constants of the sheet assembly were derived. The validity of the determined material properties was verified by comparing the mechanical behaviour with the reference model. Thermo-mechanical analysis was then performed to evaluate the structural integrity of the PCSG unit block, and it was found that the contact region between the steam header and the sheet assembly is a critical point where large bending stress occurs due to the temperature difference.

• 방송공학회논문지
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• 제21권6호
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• pp.944-956
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• 2016

본 논문에서는 블록 기반으로 홀로그램을 생성할 수 있는 하드웨어의 구조를 제안하고, ASIC (application specific integrated circuit) 환경을 이용하여 VLSI(very large scaled integrated circuit) 회로로 구현하였다. 제안한 하드웨어는 홀로그램 평면의 블록 단위로 병렬 연산을 수행할 수 있는 구조를 가지고 있다. 한 객체 포인트에 대한 홀로그램 블록의 영향을 독립적으로 연산한 후에 모든 객체 포인트에 대한 결과를 누적하여 홀로그램을 생성하였다. 이러한 구조를 통해서 다양한 크기의 홀로그램을 하드웨어를 이용하여 생성할 수 있으면서 최소의 메모리 접근량을 사용하면서 실시간으로 동작이 가능하도록 하였다. 제안한 하드웨어는 Magna chip의 Hynix 0.18μm CMOS 라이브러리를 이용하여 구현되었고, 실수항과 복소항의 복소 홀로그램을 생성할 수 있다. 제안한 하드웨어는 최대 200MHz에서 안정적으로 동작할 수 있고, 약 876,608개의 게이트 수로 구현되었다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 정기총회 및 추계학술대회 논문집
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• pp.2726-2730
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• 2011

This paper proposes a CBTC wayside signaling system, which redeems existing track-circuit-based ones by using movement authorities mixed with logical block and moving block. Only one train can be entered into the logical block or the route for existing wayside signaling system. Applying moving block for CBTC system enables the train to get nearer to the preceding one, because its protection mechanism uses train's safe boundary, not fixed block unit. By narrowing the existing route set to switch machine and applying the moving block beyond that area, more than one train can enter into one route area. This paper shows that the efficient train control, i.e. shortening the headway, is possible using the moving block mixed with logical block in wayside signaling system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.267-270
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• 2003

This paper proposes high performance $8{\times}8$ multiplier using current-mode quaternary logic technique. The multiplier is functionally partitioned into the following major sections: partial product generator block(binary-quaternary logic conversion), current-mode quaternary logic full-adder block, quaternary-binary logic conversion block. The proposed multiplier has 4.5ns of propagation delay and 6.1mW of power consumption. Also, this multiplier can easily adapted to binary system by the encoder, the decoder. This circuit is simulated under 0.35um standard CMOS technology, 5uA unit current, and 3.3V supply voltage using Hspice.

• 센서학회지
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• 제23권2호
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• pp.87-93
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• 2014

In this paper, we propose a block-based low-power complementary metal oxide semiconductor (CMOS) image sensor (CIS) with a simple pixel structure for power efficiency. This method, which uses an additional computation circuit, makes it possible to reduce the power consumption of the pixel array. In addition, the computation circuit for a block-based CIS is very flexible for various types of pixel structures. The proposed CIS was designed and fabricated using a standard CMOS 0.18 ${\mu}m$ process, and the performance of the fabricated chip was evaluated. From a resultant image, the proposed block-based CIS can calculate a differing contrast in the block and control the operating voltage of the unit blocks. Finally, we confirmed that the power consumption in the proposed CIS with a simple pixel structure can be reduced.

• 한국멀티미디어학회논문지
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• 제6권7호
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• pp.1169-1177
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• 2003

블록화 현상이란 입력 영상에 대해 매우 낮은 비트율로 블록 기반 부호화 방식을 수행할 때 복원 영상에서 나타나는 블록 형태의 왜곡을 의미한다. 본 논문에서는 스플라인 곡선 생성 방식을 적용한 블록화 현상 감소 알고리즘에 대해 회로를 설계하고 구현하여 동작을 확인한다. 설계된 회로는 영상 데이터의 저장을 위한 메모리, 알고리즘 실행을 위한 산술/논리 연산회로, 제어 신호를 발생하는 제어 블록으로 구성된다. 산술/논리 연산회로는 처리될 화소와 블록 경계간의 거리에 따른 가중치 계산 회로와 블록 경계에서 유리 B 스플라인을 적용한 화소값 계산 회로로 이루어진다. 모의실험을 통해 본 논문에서 설계된 회로는 매우 우수한 블록화 현상 감소 기능을 갖는 것을 알 수 있다.

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.842-846
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• 2015

본 연구에서는 세포의 자가 치료 기능을 모사하여 복잡한 디지털 회로를 기능별 분리시킨 구조에서 회로 동작 중 발생하는 오류 위치를 빠르게 찾고 복구 시키는 알고리즘 방법을 제안한다. 디지털 회로를 각 기능별로 9가지로 분리시켜 오류 난 디지털 회로의 기능블록 위치를 빠르게 검출할 수 있게 하며 복구 시키는 방법을 제안한다. 복잡한 구조의 디지털 회로에서도 각 디지털 회로의 기능 별 위치에 대한 번호 및 좌표를 $3{\times}3$ 행렬 구조로 확대시켜 오류 위치에 대아여 검출 및 복구가 가능한 알고리즘이다.

• 한국정보통신학회논문지
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• 제19권11호
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• pp.2745-2750
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• 2015

본 연구에서는 세포의 자가 치료 기능을 모사하여 복잡한 디지털 회로를 기능별 분리시킨 구조에서 회로 동작 중 발생하는 오류 위치를 빠르게 찾고 복구 시키는 알고리즘 방법을 제안한다. 디지털 회로를 각 기능별로 9가지로 분리시켜 오류 난 디지털 회로의 기능블록 위치를 빠르게 검출할 수 있게 하며 복구 시키는 방법을 제안한다. 복잡한 구조의 디지털 회로에서도 각 디지털 회로의 기능별 위치에 대한 번호 및 좌표를 $3{\times}3$ 행렬 구조로 확대시켜 오류 위치에 대하여 검출 및 복구가 가능한 알고리즘이다.