• 전자공학회논문지
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• 제50권6호
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• pp.43-55
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• 2013

본 논문에서는 원통형태의 배열구조에서 수평면(H-plane), 수직면(E-Plane) 빔조향 특성을 갖는 원통형 능동위상배열 안테나를 제안하였다. 상호결합특성이 우수한 접힌 다이폴 안테나를 원통의 배열구조에 적합하도록 설계하고, 수직과 수평으로 $8{\times}8$ 원통 배열구조를 갖는 지향성 배열안테나와 전력 분배를 위한 결합분배기를 설계 및 제작하였다. 원통배열 안테나의 복사소자 배열 간격은 반전력 빔폭과 빔 조향 시 그레이팅로브가 발생하지 않도록 결정하였다. 안테나의 빔 조향은 송수신장치 내부의 6비트 위상변위기를 이용하여 구현하였으며, 안테나 빔조향 시 수평면으로 -24도 ~ 24도, 수직면 기준으로 0도 ~ 36도의 빔조향 특성을 갖도록 고안되었다.

• 한국인터넷방송통신학회논문지
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• 제20권2호
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• pp.81-86
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• 2020

주변 후방산란 통신 (Ambient Backsactter Communication, AmBC)은 주변의 RF 신호를 활용해 데이터를 전송하기 때문에 송신 전력이 제한되는 단점을 가지고 있다. 이를 위해, 송수신기 간 전송 효율을 높이 위한 방법으로 수신단에서 채널 상태를 추정할 수 있는 채널 추정기가 필요하다. 본 논문에서는 주변 후방산란 통신에서 기댓값-최대화 알고리즘(Expectation-Maximization Algorithm, EM algorithm) 기반의 채널 추정기의 성능 개선을 위해 K-means 알고리즘 도입 방안을 고려하였다. 모의실험은 제안한 채널 추정기의 성능 확인을 위해 성능 지표로 평균 제곱 오차 (Mean Square Error, MSE)를 사용한다. 모의실험을 통해 K-means을 통한 초깃값 설정 시, 기존 EM 알고리즘을 통한 채널 추정 방식 대비 개선된 성능을 보인다.

• 대한전자공학회논문지TC
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• 제42권3호
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• pp.1-8
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• 2005

본 논문에서는 3GPP 중계기 및 기지국용 60W급 Doherty 전력증폭기를 설계 및 제작하였다. Doherty 전력증폭기는 효율개선과 고출력 특성이 뛰어나지만 보조증폭기의 구현이 어렵다. 이를 해결하고자 일반적인 Doherty 전력증폭기에 보조증폭기의 Gate 바이어스 조절회로를 첨가한 GCHD(Gate Control Hybrid Doherty) 전력증폭기를 구현하였다. 실험결과 3GPP 동작주파수 대역인 $2.11\~2.17GHz$에서 이득이 62.55 dB이고, PEP 출력이 50.76 dBm, W-CDMA 평균전력 47.81 dBm, 5MHz offset 주파수대역에서 -40.05 dBc의 ACLR 특성을 가졌으며, 각각의 파라미터는 설계하고자 하는 증폭기의 사양을 만족하였다. 특히 GCHD 전력증폭기는 일반전력증폭기에 비해 ACLR에 따른 효율 개선성능이 우수하였다.

• 대한전자공학회논문지TC
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• 제42권11호
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• pp.61-66
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• 2005

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.37-43
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• 2010

영상데이터의 용량이 늘어남에 따라, 시리얼 링크의 전송속도는 점점 빨라지고 있다. 따라서 기존에 제시되었던 상용화규격도 계속해서 전송속도를 상향시킨 차기 버전을 제안하고 있다. 차기 버전은 기존 버전과 호환성을 갖춰야 하므로 두 가지 이상의 전송속도로 동작할 수 있는 송수신기 회로가 필요하다. 본 논문에서는 4개의 채널을 가지며, 3.2 Gb/s 또는 6.4 Gb/s의 전송속도로 동작하는 송신기를 설계하였다. 이 송신기는 1, 1.5, 2, 3배의 pre-emphasis를 선택적으로 사용할 수 있으며, 출력 스윙을 200, 300, 400, 600 mVdiff,p2p로 선택할 수 있다. 설계된 송신기는 $0.13{\mu}m$ CMOS 공정을 이용하여 제작되었으며, COB 패키징을 이용하여 PCB에 실장되어 검증되었다.

• 대한전자공학회논문지SD
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• 제49권1호
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• pp.43-51
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• 2012

본 논문에서는 수학적 해석을 통해 위상 내삽기(Phase Interpolator, PI)를 최적화하는 설계 방법과 인덕터 부하를 이용하여 고속 동작에 적합하도록 개선한 저전력 PI 구조를 제안한다. 정해진 대역폭과 이득을 가지는 PI의 전력이 최소가 되는 설계 기준을 공정에 따라 정해지는 상수의 수식으로 제시한다. 또한, 제안된 인덕더 부하를 사용하는 PI구조는 같은 대역폭과 이득에서 소모 전력을 반으로 줄일 수 있다. $0.13{\mu}m$ 1.2V CMOS 공정에서 4개의 위상을 가지는 VCO 출력 신호를 이용하여 7-bit PI를 설계한 결과, 인덕터 부하를 사용하고 제안된 설계 기준에 따라 소모 전력을 최적화 하여 12GHz에서 $721.2{\mu}W$ 소모한다.

• 센서학회지
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• 제12권6호
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• pp.249-257
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• 2003

환자의 체내에 삽입하여 여러 가지 생체정보를 무선으로 전송하는 형태의 텔레메트리 기술은 환자들의 불편함을 해소하고 기존의 진단 한계를 극복하는데 큰 기여를 할 것으로 기대되고 있다. 체내에서 생체신호를 외부의 전송하는 시스템의 경우, 정확한 질병지점을 판단하기 위해서는 체내의 텔레메트리 모듈의 위치를 체외에서 정착하게 파악할 수 있는 기술이 필수적이다. 본 논문에서는 8개의 안테나를 고정된 위치에 두고, 비선형 연립방정식의 해석을 통하여 체내에 삽입된 송신모듈의 위치를 결정하는 방법을 제안하고 해석하였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.79-85
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• 2009

본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.49-54
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• 2009

USN 센서노드 무선통신부에 내장하기 위한 1.9GHz RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 구현하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma }-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 캡 뱅크를 적용하여 고속 저전력 및 넓은 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.2{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.1{\times}0.4mm^2$이다. 측정 결과 PLL 회로의 잡음 면에서도 문제가 될 만한 특정 스퍼는 발생하지 않았으며, 6MHz 기본 스퍼에 해당하는 잡음은 -63.06dB로 나타났다. 위상잡음 특성은 1MHz 오프셋에서 -116.17dBc/Hz로서 양호한 특성을 보였다.

• 전자공학회논문지CI
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• 제45권6호
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• pp.87-93
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• 2008

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 저전력 및 광대역 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.1*0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0*0.4mm^2$이다. 2가지 종류의 주파수합성기를 설계한 다음 모의실험을 통하여 비교 분석해 본 결과 일부 특성만 개선한다면 IP로써 사용하는데 문제가 없을 것으로 나타났다.