• ETRI Journal
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• 제42권5호
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• pp.790-798
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• 2020

Herein, a low-ripple coarse-fine digital low-dropout regulator (D-LDO) without ringing in the transient state is proposed. Conventional D-LDO suffers from a ringing problem when settling the output voltage at a large load transition, which increases the settling time. The proposed D-LDO removes the ringing and reduces the settling time using an auxiliary power stage which adjusts its output current to a load current in the transient state. It also achieves a low output ripple voltage using a comparator with a complete comparison signal. The proposed D-LDO was fabricated using a 65-nm CMOS process with an area of 0.0056 μ㎡. The undershoot and overshoot were 47 mV and 23 mV, respectively, when the load current was changed from 10 mA to 100 mA within an edge time of 20 ns. The settling time decreased from 2.1 ㎲ to 130 ns and the ripple voltage was 3 mV with a quiescent current of 75 ㎂.

• 한국전자통신학회논문지
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• 제18권4호
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• pp.625-640
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• 2023

본 논문에서는 IoT 응용에서 사용되는 인덕티브한 센서의 인덕턴스를 측정할 수 있는 회로를 제안하였다. RL 저역 통과 필터 회로, 비교기, 전류 제어 스위치, 커패시터의 특성을 이용하여 회로를 구성하였으며, RL 저역 통과 필터 회로의 출력 전압이 기준 전압보다 큰 duration time을 통해 1nH-1H 범위 내의 인덕턴스 값을 도출 할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 A
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• pp.346-348
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• 1997

This paper presents microprocessor-based real-time speed and position detection by inductive radio loop in new transportation system, such as magnetically levitated train system, rubber tyred train, and linear-motor car. The constant elapsed time method is used in this study for high accurate detection over a wide speed range. And for reliability and safety of the system, it is duplicated and data-bus level comparison is performed by fail-safe comparator.

• 전기전자학회논문지
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• 제19권4호
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• pp.479-485
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• 2015

A resistance deviation-to-time interval converter based on dual-slope integration using second generation current conveyors (CCIIs) is designed for connecting resistive bridge sensors with a digital system. It consists of a differential integrator using CCIIs, a voltage comparator, and a digital control logic for controlling four analog switches. Experimental results exhibit that a conversion sensitivity amounts to $15.56{\mu}s/{\Omega}$ over the resistance deviation range of $0-200{\Omega}$ and its linearity error is less than ${\pm}0.02%$. Its temperature stability is less than $220ppm/^{\circ}C$ in the temperature range of $-25-85^{\circ}C$. Power dissipation of the converter is 60.2 mW.

• 한국멀티미디어학회논문지
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• 제2권1호
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• pp.80-88
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• 1999

본 논문에서는 컴퓨터 그래픽스 연산의 메모리 액세스 속도를 개선하는 새로운 메모리 구조를 갖는 그래픽스 전용 메모리(SMGRA, Special Memory for GRAphics)를 제안한다. 제안된 그래픽스 전용 메모리는 사각형 영역의 화소를 동시에 처리할수 있는 Whelan이 제안한 장방형 어레이 메모리 구조를개선하여 주소디코딩시 간을 줄여주고 멀티플렉싱 기법을 사용하여 주소핀 수를 1/2로 줄인다 또한, 그래픽스 전용 메모리는 간단한 연산 로직을 가지므로 3차원 그래픽스 처리시 요구되는 읽기-수정-쓰기 메모리 사이클을 쓰기 메모리 사이클 로 대체하므로 프레임 버퍼 액세스 속도를 개선한다.

• 한국산학기술학회논문지
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• 제10권11호
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• pp.3104-3109
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• 2009

정보수집용 ELINT 장비에서 전파의 방위를 정확하게 찾는 기술은 매우 중요하다. 신호도착 시간차(TDOA)를 이용하는 방위탐지 장치는 수신용 배열 안테나와 시간차 측정장치로 구성된다. TDOA 기술은 에미터 신호가 수신용 배열 안테나 시스템의 각각의 안테나에 도달하는 시간차를 계산하여 에미터의 방위를 산출하는 방법이다. TDOA 방식은 광대역 주파수에서 사용 가능하며 위상변별기나 주파수 측정기와 같은 복잡한 장치가 필요하지 않기 때문에 구성이 간단하다. 그러나 방위 탐지정확도를 높이기 위해서는 시간 측정 분해능이 좋아야하고 수신 안테나 배열간격이 길어야 한다. 본 논문에서는 실제 환경과 유사한 잡음을 고려한 환경에서 방위탐지 정확도를 모사하고 그 결과를 분석하였다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• 한국전자파학회논문지
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• 제20권5호
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• pp.421-427
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• 2009

본 논문에서 무선 센서 네트워크에 적용 가능한 시공간 블록 부호(Space-Time Block Coding: STBC)와 ARQ를 이용한 1-2-1 부호화 협력 통신 방식을 제안한다. 부호화 협력 통신은 협력 통신에 채널 부호화를 접목시킨 기술로 본 논문에서는 콘볼루션 부호화기를 사용한다. ARQ 방식은 소스 노드로부터 수신한 신호를 우선적으로 목적지 노드에서 평가하여 만족되어질 경우, ACK 메시지를 소스 노드와 릴레이 노드로 전송하고 수신한 신호를 복구하므로 기존의 협력 통신에 비해 주파수 효율을 높일 수 있다. 중계 노드 1과2는 소스로부터 수신한 신호를 펑처링하석 목적지로 전송하는데, 이때 STBC 기술을 적용하여 프로토콜의 신뢰성을 높인다. 또한, 간단한 비교기를 통하여 우수한 BER 성능을 얻을 수 있다. 마지막으로 제안한 프로토콜을 레일리 페이딩과 AWGN를 고려한 Monte-Carlo 시뮬레이션을 통해 BER 성능을 검증하였다.

• Pediatric Gastroenterology, Hepatology & Nutrition
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• 제22권3호
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• pp.270-281
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• 2019

Purpose: To compare the effectiveness of the magnesium (Mg)-enriched formula vs. control formula in constipated infants. Methods: An open-label, interventional, and the comparator-controlled study was conducted to evaluate the effectiveness of the Mg-enriched formula in formula-fed infants ${\leq}6$ months old presenting with functional constipation according to modified Rome IV criteria. Infants were randomized 1:1 to intervention or control formula for 30 days. Parents recorded stool consistency (hard, normal, or watery) and frequency on days 1-7 and 23-29. Physicians recorded patient baseline characteristics and performed the clinical examination at the time of three patient visits (baseline, day 8, and 30). Results: Of the 286 recruited infants, 143 received the Mg-rich formula and 142 received the control formula. After 7 days, significantly more infants had stools with normal consistency with the Mg-rich formula compared to the infants fed with the control formula (81.8% vs. 41.1%; p<0.001). The number of infants passing one or more stools per day was increased at day 7 in the Mg-rich formula group (86.7% vs. 68.2%; p<0.001). At days 7 and 29, >25% of infants responded completely to the Mg-rich formula compared to <5% of infants fed with the control formula (p<0.001). Parents of infants in the Mg-rich formula group were very satisfied with the treatment (80.8% vs. 10.2%), with the majority willing to continue treatment after 30 days (97.9% vs. 52.6%; p<0.001). Conclusion: The Mg-rich formula significantly improved stool consistency and frequency compared to the control formula in constipated infants.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.395-404
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• 2016

A 6-bit 3.4 GS/s flash ADC in a 65 nm CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional $2^N-1$ to $2^{N-2}$ in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the $2^{N-2}$ comparators needs to be calibrated. The offset in SR-latches is within ${\pm}0.5$ LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 mW power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.