• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.633-634
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• 2006

A new specification-based analog and mixed-signal test technique using high performance current sensors is proposed. The proposed technique using current sensors built in external ATE has little hardware overhead in circuit under test and high testability without time consuming operation of test point placement algorithm.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (1)
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• pp.475-477
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• 2001

프레임웍의 결함들을 효과적으로 발견하기 위해서는 테스트 실행 과정 중에서 결함들이 민감하게 감응하여 결함으로 인한 오동작의 흔적이 남겨질 수 있어야 한다 그런데 프레임웍은 개조, 합성된 확장 부위에 결합되는 후크 클래스(hook class)들의 시험에 대한 제어와 관찰이 어려운 성실을 가지고 있다. 이를 해결하기 위해 프레임웍의 정상동작 여부를 판단하는데 단서가 되는 자료(clue data)를 포착하여 외부로 드러내는 기능을 수행하는 테스트 센서타이저를 설계하였다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.54-61
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• 2003

본 논문에서는 완벽한 고장 효율을 보장하는 제어 회로를 위한 효율적인 비주사 DFT(design for testability) 기법을 제안한다. 제안된 비주사 DFT 기법은 순차 회로 모델이 아닌 조합 회로 모델에 대하여 ATPG(automatic test pattern generation)론 수행함으로써 짧은 테스트 패턴 생성 시간과 항상 완벽한 고장 효율을 보장한다. 본 논문에서 제시된 기법은 완전 주사 기법 및 기존의 비주사 DFT 기법들과 비교하여 적은 면적 오버헤드를 가지며 테스트 패턴을 칩의 정상동작속도로 인가할 수 있고, 또한 테스트 패턴의 재배열과정을 통해 테스트 패턴을 최소한의 시간으로 인가할 수 있도록 하였다. 제안된 기법의 효율성을 검증하기 위해 MCNC'91 FSM 벤치마크 회포들을 이용하여 실험을 수행하였다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제29권1_2호
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• pp.65-79
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• 2002

객체지향 프레임웍은 다수의 응용 소프트웨어의 개발에 반복적으로 재사용되므로 철저한 시험이 요구될 뿐만 아니라 재사용 시 확장된 프레임웍에 대해서도 추가적인 시험이 필요하다. 그런데 프레임웍은 개조, 합성된 확장 부위의 시험에 대한 제어와 관찰을 어렵게 하는 성질을 갖고 있다. 본 논문에서는 프레임웍을 개조, 확장하여 응용 프로그램을 구현할 때 발생할 수 있는 오류들이 시험을 통하여 효율적으로 발견될 수 있도록 프레임웍의 가변 부위에 테스터 컴포넌트들을 BIT(Built-in Test)로 내장하는 방법을 기술한다. 프레임웍에 이와 같이 내장된 테스터 컴포넌트들은 프레임웍의 시험 시 제어와 관찰을 용이하게 하여 프레임웍의 시험성을 높여준다. 여기서 제안된 방법으로 설계된 테스터 컴포넌트들은 시험대상 프레임웍의 확장 부위에 프레임웍 코드의 변경이나 간섭 효과가 없게 부착할 수 있고 필요에 따라 동적으로 탈착할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.198-206
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• 2011

This paper presents a new programmable compensation circuit (PCC) for a System-on-Chip (SoC). The PCC is integrated with $0.18-{\mu}m$ BiCMOS SiGe technology. It consists of RF Design-for-Testability (DFT) circuit, Resistor Array Bank (RAB) and digital signal processor (DSP). To verify performance of the PCC we built a 5-GHz low noise amplifier (LNA) with an on-chip RAB using the same technology. Proposed circuit helps it to provide DC output voltages, hence, making the RF system chain automatic. It automatically adjusts performance of an LNA with the processor in the SoC when it goes out of the normal range of operation. The PCC also compensates abnormal operation due to the unusual PVT (Process, Voltage and Thermal) variations in RF circuits.

• 전자공학회논문지C
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• 제35C권4호
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• pp.11-20
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• 1998

Fault simulatior has been used to compute exact fault coverages of test vectors for digial circuits. But it is time consuming because execution time is proportional to square of circuit size. Recently, several algorithms for testability analysis have been published to cope with these problems. COP is very fast and accurate but cannot be used for sequential circuits, while STAFAN can be used for sequential circuits but needs vast amount of execution time due to good circuit simulation. We proposed EXTASEC which gave fast and accurate fault coverage. But it shows noticeable errors for a few sequential circuits. In this paper, it is shown that the inaccuracy is due to uninitializble flipflops, and we propose ITEM to improve the EXTASEC algorithm. ITEM is an improved evaluation method of fault coverage by analysis of backward lines and uninitializable flipflops. It is expected to perform efficiently for very large circuits where execution time is critical.

• 대한전자공학회논문지
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• 제21권3호
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• pp.26-33
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• 1984

논문에서는 종래의 LSSD에 사용한 쉬프트 레지스터 래치를 개선한 새로운 LSI/VLSI 논리설계방식을 제안한다. 이 설계방식을 사용함으로써 테스트 패턴의 생성이 용이해지고 고장검출률이 향상된다. 또한 여기서 제안한 병렬 쉬프트 레지스터 래치를 테스트가 용이한 PLA의 설계에 적용한다. 이 경우에 테스트 패턴의 수가 감소되고 LSSD를 사용한 종래의 PLA에서 귀환입력에 변가되는decoder가 제거된다.

• ETRI Journal
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• 제30권3호
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• pp.403-411
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• 2008

This paper introduces an interconnect delay fault test (IDFT) controller on boards and system-on-chips (SoCs) with IEEE 1149.1 and IEEE 1500 wrappers. By capturing the transition signals launched during one system clock, interconnect delay faults operated by different system clocks can be simultaneously tested with our technique. The proposed IDFT technique does not require any modification on boundary scan cells. Instead, a small number of logic gates needs to be plugged around the test access port controller. The IDFT controller is compatible with the IEEE 1149.1 and IEEE 1500 standards. The superiority of our approach is verified by implementation of the controller with benchmark SoCs with IEEE 1500 wrapped cores.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1551-1555
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• 1987

This paper proposes a new test generation algorithm to detect stuck-open faults regardless of tine-skews in CMOS circuits. For testing for stuck-open faults regardless of time-skews, in this method, Hamming distance between the initialization pattern and the test pattern is made 1 by considering the responses of the internal gates. Therefore, procedure of the algorithm is simpler than that of the conventional methods because the line justification is unnecessary. Also, this method needs no extra hardware for testability and can be applied to random CMOS circuits in addition to two-level NAND - NAND CMOS circuits.

• 전자공학회지
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• 제22권12호
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• pp.93-104
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• 1995

디지탈 회로를 구현한 칩 및 보드의 시험 비용을 줄이기 위하여 사용되는 스캔 설계 기술 동향에 대하여 기술하였다. 스캔 설계 기술은 칩 수준에서 먼저 적용되기 시작하였다. 회로의 모든 플립플롭을 스캔할 수 있도록 하는 완전 스캔이 먼저 개발되었고, 최근에는 플립플롭의 일부분만 스캔할 수 있도록 하는 부분 스캔 기술이 활발하게 논의되고 있다. 한편 보드의 시험에 있어서도 보드에 실장되는 칩의 밀도가 증가되고, 표면 실장 기술이 일반화됨에 따라 종래의 시험 기술로는 충분한 시험을 거치는 것이 불가능하게 되었다. 따라서, 칩에 적용되던 기법과 유사한 스캔 설계 기술이 적용되기 시작하였다. 이를 경계 스캔(Boundary Scan)이라고 하는데, 이 기술은 80년대 후반부터 본격적으로 논의되기 시작하였다. 1990년에는 이 기술과 관련된 IEEE의 표준이 제정되어 더욱 많이 적용되는 추세에 있다. 이 논문에서는 이러한 칩 및 보드의 시험을 쉽게하기 위한 스캔 설계 기법의 배경, 발전 과정 및 기술의 내용을 소개한다.