• 대한전자공학회논문지SD
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• 제44권1호
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• pp.36-44
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• 2007

본 논문은 Delay-Insensitive(DI) 지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용한 하이브리드 터너리 데이터 전송 방식을 제안하고, 이를 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 설계하였다. 제안된 하이브리드 터너리 데이터 전송 방식은 기존의 2 선식 전송 방식이나 1-of-4 전송 방식에 비해 데이터 전송선을 50% 줄일 수 있으며, 터너리 전송 방식과 비교하였을 때도 50%의 신호 천이 감소 결과를 보였다. 본 논문에서는 $0.18-{\mu}m$ CMOS 공정을 적용하여 래퍼를 설계하고 검증하였다. 하이브리드 터너리 전송 방식이 적용된 래퍼는 2 GHz 이상의 속도로 동작 하였으며 2 선식, 1-of-4, 그리고 터너리 전송 방식에 비해 각각 65%, 43%, 36%의 소비 전력이 줄어든 결과를 보였다. 제안된 전송 방식과 설계된 래퍼 회로는 비동기식 고속 및 저전력 인터페이스로 사용 가능하다.

• ETRI Journal
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• 제33권5호
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• pp.822-825
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• 2011

Level-encoded dual-rail (LEDR) has been widely used in onchip asynchronous interconnects supporting a 2-phase handshake protocol. However, it inevitably requires 2N wires for N-bit data transfers. Encoder and decoder circuits that perform an asynchronous 2-phase handshake protocol with only N wires for N-bit data transfers are presented for on-chip global interconnects. Their fundamentals are based on a ternary encoding scheme using current-mode multiple valued logics. Using 0.25 ${\mu}m$ CMOS technologies, the maximum reduction ratio of the proposed circuits, compared with LEDR in terms of power-delay product, was measured as 39.5% at a wire length of 10 mm and data rate of 100 MHz.

• 한국멀티미디어학회논문지
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• 제25권6호
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• pp.783-792
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• 2022

Versatile Video Coding (VVC) is the latest video coding standard, which had been developed by the Joint Video Experts Team (JVET) of ITU-T Video Coding Experts Group (VCEG) and ISO/IEC Moving Picture Experts Group (MPEG) in 2020. Although VVC can provide powerful coding performance, it requires tremendous computational complexity to determine the optimal block structures during the encoding process. In this paper, we propose a fast ternary tree decision method using two neural networks with 7 nodes as input vector based on the multi-layer perceptron structure, names STH-NN and STV-NN. As a training result of neural network, the STH-NN and STV-NN achieved accuracies of 85% and 91%, respectively. Experimental results show that the proposed method reduces the encoding complexity up to 25% with unnoticeable coding loss compared to the VVC test model (VTM).

• ETRI Journal
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• 제39권4호
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• pp.582-591
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• 2017

To address the wire complexity problem in large-scale globally asynchronous, locally synchronous systems, a current-mode ternary encoding scheme was devised for a two-phase asynchronous protocol. However, for data transmission through a very long wire, few studies have been conducted on reducing the long propagation delay in current-mode circuits. Hence, this paper proposes a current steering logic (CSL) that is able to minimize the long delay for the devised current-mode ternary encoding scheme. The CSL creates pulse signals that charge or discharge the output signal in advance for a short period of time, and as a result, helps prevent a slack in the current signals. The encoder and decoder circuits employing the CSL are implemented using $0.25-{\mu}m$ CMOS technology. The results of an HSPICE simulation show that the normal and optimal mode operations of the CSL achieve a delay reduction of 11.8% and 28.1%, respectively, when compared to the original scheme for a 10-mm wire. They also reduce the power-delay product by 9.6% and 22.5%, respectively, at a data rate of 100 Mb/s for the same wire length.

• 방송공학회논문지
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• 제27권3호
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• pp.361-368
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• 2022

VVC(Versatile Video Coding) 표준에서는 블록 분할 기술로써 QT+MTT(Quaternary Tree plus Multi-Type Tree) 분할 구조가 채택되었다. QT+MTT 분할 구조는 우수한 부호화 효율을 제공하지만, BT(Binary Tree)와 TT(Ternary Tree) 분할 타입으로 인한 블록 분할의 확장성 때문에, 전반적인 부호화 복잡도가 크게 증가하였다. 본 논문에서는 MAE(Mean of the Absolute Error)에 기한반 예측 정확도 함수를 이용하여, BT와 TT 분할 타입을 위한 화면간 CU(Coding Unit) 분할 알고리즘의 고속화 기법을 제안한다. 제안하는 고속화 기법은 부호화 복잡도 감소율의 일관성과 안정적이고 낮은 부호화 손실을 통해, 저복잡도 VVC 부호화기 설계 시에 실용적인 방법으로 활용될 수 있다. RA(Random Access) 실험 환경에서 휘도 성분의 BD(Bjontegaard Delta) 비트율은 1.0%~2.1% 증가한 반면에 부호화 시간 복잡도는 24.0%~31.7% 감소시킬 수 있었다.

• 디지털산업정보학회논문지
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• 제16권1호
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• pp.11-19
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• 2020

IoT has been consistently used in various fields such as smart home, wearables, and healthcare. Since IoT devices are small terminals, relatively simple wireless communication protocols such as IEEE 802.15.4 and ISO 18000 series are used. In this paper, we designed the 802.15.4q 2.4 GHz TASK physical layer. Physical protocol data unit of TASK supports bit-level interleaving and shortened BCH encoding. It is spread by unique ternary sequences. There are four spreading factors to choose the data rate according to the communication channel environment. The TASK physical layer was designed using verilog-HDL and verified through the loop-back test of the transceiver. The designed TASK physical layer was implemented in a fpga and tested using MAXIM RFICs. The PER was about 0% at 10 dB SNR. It is expected to be used in small, low power IoT applications.

• Journal of applied mathematics & informatics
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• 제29권3_4호
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• pp.547-562
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• 2011

We establish a new formalism of the non-periodic autocorrelation function (NPAF) of two sequences, which is suitable for the computation of the NPAF of any two sequences. It is shown, that this encoding of NPAF is efficient for sequences of small weight. In particular, the check for two sequences of length n having weight w to have zero NPAF can be decided in $O(n+w^2{\log}w)$. For n > w^2{\log}w$, the complexity is O(n) thus we cannot expect asymptotically faster algorithms.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.54-61
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• 2008

본 논문에서는 디지털 신호를 실시간으로 처리하기 인한 TIQ 방식의 Flash 6-bit ADC 회로를 설계하였다. 새로운 논리회로 설계나 소자들의 근접 배치로 ADC의 속도를 향상시키는 대신에 새로운 코드를 이용하여 DSP의 처리능력을 높이도록 하였다. 제안한 코드는 ADC의 출력으로 이진수를 세공하지 않고 2와 3진법을 동시에 사용하는 Double Base Number System(DBNS)방법이다. 전압은 기존의 이진수를 표시하는 방법과 동일하지만, 밑수로 2와 3의 두개를 동시에 사용하여 합의 형태로 표현하는 방법이다. DBNS 표현법은 곱셈기와 가산기를 이용하지 않고 연산을 좌우로 이동하여 연산을 신속히 처리할 수 있다. 디지털 신호처리에서 사용하는 DBNS는 합의 수가 적도록 Canonical 표현을 구하는 알고리즘을 사용하지만, A/D 변환기에서는 Fan-In 문제가 발생하여 균일한 분포를 이루도록 하는 새로운 알고리즘을 개발하였다. HSPICE를 이용한 ADC의 시뮬레이션 결과 0.18um 공정에서 최고 동작속도는 1.6 GSPS이며 최대 소비전력은 38.71mW이였다.