• 한국컴퓨터정보학회논문지
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• 제8권3호
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• pp.66-72
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• 2003

상미분 방정식은 물리학, 기계학, 전기학, 열역학 등에 많이 이용되는 방정식이나 수식이 복잡하고 처리 속도가 늦어서 실시간 처리에 어려움이 많다. 그래서 이 논문에서는 소프트웨어적인 방법으로는 많은 계산량으로 인하여 처리 속도가 떨어지므로 시스토릭어레이를 이용하여 Runge-Kutta 방법으로 상미분 값을 구하는 새로운 하드웨어를 제안하였다. 이 제안한 하드웨어는 처음 셀에서의 입력이 연속적으로 각 셀을 거치면서 처리되어 마지막셀에서는 상미분 값을 얻을 수 있다. 이렇게 처리함으로서 기존의 소프트웨어적인 방식에 비하여 수렴 속도도 빠르고 정확한 근사 값을 구할 수 있으므로 실시간 처리에 많이 이용될 수 있을 것이며, 기존의 다른 수치처리를 하는 하드웨어와 통합하여 사용될 수 있다. 이 논문에서는 제안한 하드웨어를 시뮬레이션하여 정확한 결과가 나오는 것을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1488-1491
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• 1987

This paper describes 16-point FFT processor using systolic array and its implementation into VLSI. Designed FFT processor executes FFT/IFFT arithmetic under mode control and consists of cell array, array controller and input/output buffer memory. For design for testibility, we added built-in self test circuit into designed FFT processor. To verify designed 16-point FFT processor, logic simulation was performed by YSLOG on MICRO-VAXII. From the simulation results, it is estimated that the proposed FFT processor can perform 16-point FFT in about 4400[ns].

• 대한전자공학회논문지SP
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• 제38권3호
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• pp.282-291
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• 2001

본 논문에서는 시스톨릭 어레이에 기반한 모양 적응적 이산 여현 변환(SADCT)의 효율적 VLSI 구조를 제안한다. 모양 적응적 이산 여현 변환은 이산 여현 변환과 달리 변환 크기가 각 블록에서의 객체의 모양에 따라 가변적이므로 기존의 시간 순환구조에서는 각 처리소자의 이용도와 처리속도가 모두 저하된다. 본 논문에서는 이러한 단점을 극복하기 위해 메모리를 필요로 하지 않는 시스톨릭 어레이에 기반한 구조를 제안한다. 제안된 구조에서는 1차원 SADCT를 연속적으로 수행함으로 처리속도를 향상시키고 첫 번째 열의 처리소자들을 마지막 열의 처리소자들과 연결하고, 입력 데이터는 각각의 재배열된 블록에서의 최대 데이터 크기에 따라 각 열에 병렬로 입력하여 처리소자의 이용도를 향상시켰다. 제안된 구조는 VHDL로 기술하고 MentorTM를 이용하여 기능검증을 수행하였다. 검증결과, 하드웨어 복잡도가 다소 증가하나, 처리속도는 기존의 방법에 비해 두 배정도 향상되었다.

• 대한전자공학회논문지TC
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• 제48권8호
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• pp.27-35
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• 2011

이 논문에서는 Extended QRD-RLS 등화기의 성능을 분석한다. Extended QRD-RLS 등화기는 시스톨릭 어레이(Systolic Array) 구조를 사용하여 구현되므로 이 구조의 등화기에 여러 가지 길이의 송신 신호를 보내어 등화기 성능을 분석하였다. 분석 방법은 채널의 주파수 응답과 등화기의 주파수 응답을 곱하여 전체 시스템의 주파수 응답에 대한 편평도를 관찰하는 방식을 사용하였다. 송신 신호의 길이를 8, 16, 32, 64개로 변화시키며 4 탭 등화기의 편평도를 관찰하였으며, 5 탭 등화기에 대하여도 같은 실험을 반복하였다. 각각의 탭 수에 대하여 공통으로 16개의 송신 신호 길이일 때에 편평도가 현저히 향상됨을 관찰할 수 있었다.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.55-60
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• 2007

본 논문에서는 QoS를 보장하면서 빠른 네트워크 속도를 지원해 줄 수 있는 우선순위 큐의 구조를 제안한다. 제안한 큐의 구조는 하나의 큐로 여러 개의 출력부에 출력을 보낼 수 있어 면적을 줄일 수 있고, 제어 블록을 추가함으로써 기존의 multiple systolic way 우선순위 큐보다 더 빠른 속도로 동작할 수 있기 때문에 높은 패킷 처리 속도를 요구하는 패킷 스케줄러 등에 적합한 구조이다. 또한, 이 구조는 높은 확장성을 지원한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.373-376
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• 2001

This paper has been studied a real-time video frame data processing control that used the linear systolic array for motion estimation. The proposed data control processing provides to the input data into the multiple processor array unit(MPAU) from search area and reference block data. The proposed data control architecture has based on two slice band for input data processing. And it has no required external control logic blocks for input data as like reference block or search area data.

• 전자공학회논문지S
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• 제34S권2호
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• pp.43-51
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• 1997

In this paper, we quantize the image data to simplify the systolic array architecture for block matching algorithm. As the number of bits for pixel data to be processed is reduced by quantization, one can simplify the hardware of systolic array. Especially, if the bit serial input is used, one can even more simplify the structure of processing element. First, we analize the effect of quantization to a block matching. then we show the structure of quantizer and processing element when bit serial input is used. The simulation results applied to standard images have shown that the proposed block matching method has less prediction error than the conventional high speed algorithm.

• 전자공학회논문지SC
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• 제49권3호
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• pp.31-37
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• 2012

본 논문에서는 기븐스 회전 기반의 QR 분해를 고속으로 하기 위한 하드웨어 구조를 제안하였다. 제안된 접근 방식은 단위시간 당 처리량을 증대하기 위해 임의의 행렬을 직교행렬과 상삼각행렬의 곱으로 분해하는 과정 중 기븐스 회전을 위한 행렬의 기준 성분을 1개만 고정적으로 두지 않고 가능한 한 증가시킨다. 또한 기븐스 회전을 고속의 SSL-코딕(CORDIC)으로 구성하여 처리속도를 더욱 증대하였다. 제안 방법은 QR 분해의 성능을 기존의 TSA(triangular systolic array) 방식에 비해 비약적으로 향상되었을 뿐 아니라, 연산의 중간 결과를 저장하는 플립플롭의 개수를 경감하여 회로의 면적 또한 감소시키는 효과를 보여준다. 제안하는 QR 분해 하드웨어는 TSMC $0.25{\mu}m$ 공정을 사용하여 구현되었다. 실험 결과, $8{\times}8$ 행렬의 QR 분해에 대해 제안 구조는 TACR/TSA 기반 구조와 비교하여 75.24%의 성능 향상을 이룩할 수 있었다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.27-36
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• 2005

본 논문은 무선 및 초고속 광통신등 다양한 통신 시스템에서 사용되는 고속 Reed-Solomon (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개한다. 특히 folding 기술을 이용하여 높은 처리율(throughput)과 적은 하드웨어 복잡도(hardware complexity)를 가지고 있는 새로운 PrME (Pipelined recursive Modified Euclidean) 구조를 제안한다 제안된 PrME 구조는 일반적으로 사용되는 systolic-array 그리고 완전한 병렬(fully-parallel) 구조와 비교하여 하드웨어 복잡도를 약 80$\%$정도 줄일 수 있다. 제안된 RS 복호기는 1.2 V의 공급전압과 0.13-um CMOS 기술을 사용하여 설계하고 구현하였는데, 총 24,600개의 게이트수, 5-Gbit/s의 데이터 처리율과 클락 주파수 625 MHz에서 동작함을 보여준다. 제안된 면적 효율적인 PrME 구조에 기반한 RS 복호기는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC구조 등에 바로 적용될 수 있을 것이다.

• 한국통신학회논문지
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• 제32권8A호
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• pp.820-826
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• 2007

본 논문에서는 리드-솔로몬(Reed-Solomon) 복호기를 위한 새로운 E-DCME(enhanced degree computationless modified Euclid's) 알고리즘 및 하드웨어 구조를 제안한다. 제안하는 E-DCME 알고리즘은 새로운 초기 조건을 사용하여 기존 수정 유클리드 알고리즘 및 DCME 알고리즘에 비해 $T_{mult}+T_{add}+T_{mux}$의 짧은 최대 전달 지연(critical path delay)를 갖는다. 시스톨릭 에레이(systolic array)를 이용한 제안하는 구조는 키 방정식(key equation) 연산을 위해서 초기 지연 없이 2t-1 클록 사이클만을 필요로 하여 고속의 키 방정식 연산이 가능하다. 또한, 기존 DCME 알고리즘에 비해 사용하는 기본 셀의 개수가 적어 하드웨어 복잡도가 낮다. 전체 3t 개의 기본 셀(basic cell)을 사용하는 E-DCME 구조는 오직 하나의 PE(processing element)를 사용하므로 규칙성(regularity) 및 비례성(scalability)을 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 결과 E-DCME 구조는 18,000개의 게이트로 구성된다.