• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 한국환경과학회지
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• 제33권3호
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• pp.217-226
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• 2024

Manufacturing workers face increased fatigue and stress due to environmental factors in workplace such as noise and vibration. Addressing this issue requires creating conducive rest spaces; however, the existing conditions of rest spaces in manufacturing workplace are subpar and lack sufficient scholarly evidence. This study investigated the effect of nature-based rest spaces on the physical and emotional recovery from fatigue on manufacturing workers. Three manufacturing complexes with nature-friendly rest spaces were selected, and 63 manufacturing workers participated in the study. The measurement tools included the Multidimensional Fatigue Scale (MFS) for fatigue levels, physiological indicators (blood pressure and heart rate), and emotional indicators (Zuckerman Inventory of Personal Reaction Scale; ZIPERS, Perceived Restorativeness Scale; PRS, Profile of Mood States; POMS and State-Trait Anxiety Inventory; STAI). The study compared recovery levels during a 7-minute rest between a space without plants and a space with natural elements. The results indicated a significant reduction in systolic and diastolic blood pressure of participants in green rest spaces compared with those in conventional rest spaces. Regarding fatigue levels, green rest spaces showed a decrease in systolic blood pressure in the middle-fatigue and high-fatigue groups. Positive feelings increased in green spaces, whereas negative emotions decreased, suggesting that short breaks in nature-friendly environments effectively promote workers' physical and emotional recovery. Furthermore, this study emphasizes the importance of green space in various work environments to promote well-being in workers.

• 대한전자공학회논문지TC
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• 제48권8호
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• pp.27-35
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• 2011

이 논문에서는 Extended QRD-RLS 등화기의 성능을 분석한다. Extended QRD-RLS 등화기는 시스톨릭 어레이(Systolic Array) 구조를 사용하여 구현되므로 이 구조의 등화기에 여러 가지 길이의 송신 신호를 보내어 등화기 성능을 분석하였다. 분석 방법은 채널의 주파수 응답과 등화기의 주파수 응답을 곱하여 전체 시스템의 주파수 응답에 대한 편평도를 관찰하는 방식을 사용하였다. 송신 신호의 길이를 8, 16, 32, 64개로 변화시키며 4 탭 등화기의 편평도를 관찰하였으며, 5 탭 등화기에 대하여도 같은 실험을 반복하였다. 각각의 탭 수에 대하여 공통으로 16개의 송신 신호 길이일 때에 편평도가 현저히 향상됨을 관찰할 수 있었다.

• 전자공학회논문지S
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• 제34S권2호
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• pp.43-51
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• 1997

In this paper, we quantize the image data to simplify the systolic array architecture for block matching algorithm. As the number of bits for pixel data to be processed is reduced by quantization, one can simplify the hardware of systolic array. Especially, if the bit serial input is used, one can even more simplify the structure of processing element. First, we analize the effect of quantization to a block matching. then we show the structure of quantizer and processing element when bit serial input is used. The simulation results applied to standard images have shown that the proposed block matching method has less prediction error than the conventional high speed algorithm.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1488-1491
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• 1987

This paper describes 16-point FFT processor using systolic array and its implementation into VLSI. Designed FFT processor executes FFT/IFFT arithmetic under mode control and consists of cell array, array controller and input/output buffer memory. For design for testibility, we added built-in self test circuit into designed FFT processor. To verify designed 16-point FFT processor, logic simulation was performed by YSLOG on MICRO-VAXII. From the simulation results, it is estimated that the proposed FFT processor can perform 16-point FFT in about 4400[ns].

• 한국전자통신학회논문지
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• 제10권6호
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• pp.749-756
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• 2015

본 논문에서는 동기식 디지털 통신 프로토콜을 사용하여 노드 간 견고한 링크를 유지하고 초 저 전력 통신을 수행할 수 있는 고유의 시스톨릭(systolic) 구조 및 통신 알고리즘을 제안한다. 이 시스템은 CC2500 RF 트랜시버, CC2590 RF 프론트 엔드 및 C8051F330 저 전력 마이크로컨트롤러를 사용하여 설계 및 평가 되었고 구현된 링크 노드의 전력소모는 320bps의 데이터 전송 속도에서 $400{\mu}W$ 이하로 측정되었다. 구현된 시스템은 각각 센서 노드 8개를 연결할 수 있는 링크 노드 7개로 구성된 저 전력 무선 센서 네트워크를 구성하는 기본 장치의 기능을 가지고 있다. 실험을 통해 링크 노드는 4Ah의 배터리를 사용하는 경우 4초의 주기로 3년 이상의 배터리 무교체 동작을 구현할 수 있다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.57-64
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• 2000

본 논문에서는 동적 프로그래밍에 기반한 스테레오 정합 알고리듬을 구현하는 새로운 하드웨어 구조를 제안하였다. 제안된 MOEPE(Merged Odd-Even PE) 구조는 시스톨릭 방법으로 동작하고, 극상선상의 화소의 밝기 값으로부터 변이를 찾는다. MOEPE구조에서 사용된 PE 수는 변이제약조건의 수와 일치하는데, 이는 극상선상의 화소 수만큼의 PE를 사용하는 기존의 방법에 비하여 훨씬 적은 수의 PE를 사용한다. MOEPE 구조에서 사용된 PE 수는 일반적 크기의 영상에 대하여, 기존의 방법에 비하여 약 25배 적은 수의 PE를 사용한다. 제안된 구조는 VHDL로 기술하였고, Synopsys 설계 환경에서 시뮬레이션을 수행하였다.

• 정보보호학회논문지
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• 제18권1호
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• pp.41-47
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• 2008

본 논문에서는 유한 필드 GF($2^m$)상에서 모듈러 곱셈과 제곱을 동시에 수행하는 새로운 디지트 단위 LSB-우선 시스톨릭 구조를 제안한다. 디지트의 크기를 L이라고 할 경우, $L{\times}L$ 크기의 디지트 구조로 유도하기 위하여 기존의 곱셈과 제곱을 동시에 수행하는 알고리즘을 사용하고, 그 알고리즘에서 유도된 구조의 각 셀을 분리하고 인덱스 변환시킨 후 병합하는 방법을 사용한다. 본 논문에서 제안된 구조는 암호 프로세서를 위한 기본 구조로 이용될 수 있고, 단순성, 규칙성, 병렬성으로 인해 VLSI 구현에 적합하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.373-376
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• 2001

This paper has been studied a real-time video frame data processing control that used the linear systolic array for motion estimation. The proposed data control processing provides to the input data into the multiple processor array unit(MPAU) from search area and reference block data. The proposed data control architecture has based on two slice band for input data processing. And it has no required external control logic blocks for input data as like reference block or search area data.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.293-296
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• 2001

본 논문은 GF(2$^{m}$ )상에서 파워썸 연산을 수행하는데 필요한 새로운 알고리즘과 그에 따른 병렬 입/출력 구조를 제안한다. 새로운 알고리즘은 최상위 비트 우선 구조를 기반으로 하고, 제안된 구조는 기존의 구조에 비해 낮은 하드웨어 복잡도와 적은 지연을 가진다. 이는 역원과 나눗셈 연산을 위한 기본 구조로 사용될 수 있으며 암호 프로세서 칩 디자인의 기본 구조로 이용될 수 있고, 또한 단순성, 규칙성과 병렬성으로 인해 VLSI 구현에 적합하다.