• International journal of advanced smart convergence
• /
• 제11권4호
• /
• pp.96-103
• /
• 2022

This paper presents the analysis of increasing the resolution of True-Time-Delay (TTD) by 0.5-bit for phased-array antenna system which is one of the Multiple-Input and Multiple Output (MIMO) technologies. For the analysis, a 5.5-bit True-Time Delay (TTD) integrated circuit is designed and analyzed in terms of beam steering performance. In order to increase the number of effective bits, the designed 5.5-bit TTD uses Single Pole Triple Throw (SP3T) and Double Pole Triple Throw (DP3T) switches, and this method can minimize the circuit area by inserting the minimum time delay of 0.5-bit. Furthermore, the circuit mostly maintains the performance of the circuit with the fully added bits. The idea of adding 0.5-bit is verified by analyzing the relation between the number of bits and array elements. The 5.5-bit TTD is designed using 0.18 ㎛ RF CMOS process and the estimated size of the designed circuit excluding the pad is 0.57×1.53 mm². In contrast to the conventional phase shifter which has distortion of scanning angle known as beam squint phenomenon, the proposed TTD circuit has constant time delays for all states across a wide frequency range of 4 - 20 GHz with minimized power consumption. The minimum time delay is designed to have 1.1 ps and 2.2 ps for the 0.5-bit option and the normal 1-bit option, respectively. A simulation for beam patterns where the 10 phased-array antenna is assumed at 10 GHz confirms that the 0.5-bit concept suppresses the pointing error and the relative power error by up to 1.5 degrees and 80 mW, respectively, compared to the conventional 5-bit TTD circuit.

• 사물인터넷융복합논문지
• /
• 제6권1호
• /
• pp.97-102
• /
• 2020

사물인터넷 환경에서 다중 객체의 스위치 제어는 고전압을 구동하기 위해 레벨 시프터가 있는 여러 솔리드 스테이트 구조로써 낮은 ON 저항과 양방향 릴레이 MOS 스위치를 통합했으며 외부 직렬 논리 제어에 의해 독립적으로 제어되어야 한다. 이 장치는 의료용 초음파 이미지 시스템, 잉크젯 프린터 제어 등의 IoT 기기뿐만 아니라, 켈빈 4 단자 측정을 사용한 PCB 개방 / 단락 및 누출 테스트 시스템과 같은 저전압 제어 신호에 의한 고전압 스위칭 제어가 필요한 응용 제품에 사용하도록 설계되었다. 이 논문에서는 FPGA (Field Programmable Gate Array) 테스트 패턴 생성을 사용한 아날로그 스위치 제어 블록의 구현 및 검증에 대하여 고찰하였다. 각 블록은 Verilog 하드웨어 설명 언어를 사용하여 구현된 후 Modelsim에 의해 시뮬레이션 되고 FPGA 보드에서 프로토타입화 되어 적용되었다. 제안된 아키텍처는 IoT 환경에서 여러개의 개체들을 동시에 제어하여야 하는 분야에 적용할 수 있으며 유사 형태의 IC를 테스트하기 위해 제안된 패턴 생성 방법을 적용할 수 있다.

• 전자공학회논문지C
• /
• 제35C권11호
• /
• pp.39-47
• /
• 1998

본 논문에서는 공유 버퍼 ATM 스위치를 위한 파이프라인 방식의 고속 메모리 구조를 제안하고 설계하였다. 제안된 메모리 구조는 빠른 동작 속도와 용량 가변성을 지원하여 공유 버퍼 ATM 스위치가 가지는 메모리 cycle time의 제한을 극복하였다. 본 메모리 구조가 지원하는 용량 가변성은 ATM 스위치에서의 교환 성능 가변성을 제공한다. 본 메모리 구조는 작은 메모리 bank들로 이루어진 2차원 배열 구조를 가진다. 메모리 용량은 부가적인 메모리 bank들을 추가하여 메모리 bank들의 배열 크기를 증가 시킴으로 인해 증가된다. 설계된 파이프라인 방식의 메모리는 4160 bit 메모리 bank를 16개 이용하여 4 × 4의 배열로 설계하였고 전체 용량은 65 Kbit이다. 레이아웃후 시뮬레이션을 통한 최대 동작 속도는 5 VV/sub dd/ 및 25℃에서 4ns이다. 설계된 메모리는 공유 가변 버퍼 ATM 스위치의 시험 설계된 칩에 내장되었다. 시험 설계된 칩은 0.6 ㎛ 2-metal 1-poly CMOS 공정 기술을 이용하여 설계하였다.

• 한국통신학회논문지
• /
• 제24권8A호
• /
• pp.1245-1251
• /
• 1999

1.25Gb/s 처리용량의 디지털 신호들의 경로를 제어하는 스위치 소자가 COMPASS 툴로 설계되었고 0.8$\mu\textrm{m}$ CMOS 게이트 어레이로 LG 반도체에서 제작되었다. 이 소자는 초고속국가망의 전송노드 역할을 하는 SDH 전송 시스템에서 디지털 종속신호들의 자기복구동작을 가능하게 한다. 본 논문에서 제안한 경로 제어 스위치 소자는 SDH 선형 전송망과 단방향 링과 같은 환형 전송망에도 적용 가능한 구조로 설계되었다. 경로 제어 스위치 소자의 자기복구동작은 스위치내의 데이터 레지스터에 저장된 설정 데이터들을 변경시킴으로 이루어진다. SDH 전송시스템에의 적용시험 결과, 이 소자는 임의의 광선로 장애 시 즉시 복구가 가능함을 보여 주었으며 BER 10-11~10-12 정도로 양호하게 동작됨이 검증되었다. 2개의 동일한 혹은 그 이상의 스위치를 병렬구조로 구성하면 2.5Gb/s 혹은 그 이상의 처리용량도 얻을 수 있다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1998년도 하계학술대회 논문집 F
• /
• pp.2067-2069
• /
• 1998

A prototype semiconductor switch for the command resonant charging system has been developed for a line type modulator, which charges parallel pulse forming network(PFN) up to voltage of 5 kV at repetition rates of 60 Hz. A phase controlled power supply provides charging of the 4.7 ${\mu}s$ filter capacitor bank to voltage up to 5 kV. A solid state module of series stack array of sixe matched SCRs(1.6 kV, 50 A) is used as a command charging switch to initiate the resonant charging cycle. Both resistive and RC snubber network are used across each stage of the switch assembly in order to ensure proper voltage division during both steady state and transient condition. A master trigger signal is generated to trigger circuits which are transmitted through pulse transformer to each of the 6 series switch stages. A pulse transformer is required for high voltage trigger or power isolation. This paper will discuss trigger method, protection scheme, circuit simulation, and test result.

• 한국전자파학회논문지
• /
• 제21권4호
• /
• pp.381-391
• /
• 2010

본 논문에서는 상용 초고주파 MEMS 스위치를 이용하여 세 개의 주파수 대역에서 재구성 동작이 가능한 주파수 재구성 능동 배열 안테나 시스템(Reconfigurable Active Array Antenna System: RAA System)을 제안하였다. MEMS 스위치는 삽입 손실 및 선형성 특성이 우수하고 격리도가 높아 주파수 재구성 시스템 구현 시, 재구성을 위한 스위치로 인한 성능 열화가 거의 없다는 장점이 있다. 제안된 주파수 재구성 능동 배열 안테나 시스템은 간단한 구조의 임피던스 매칭 회로(Reconfigurable impedance Matching Circuit: RMC)를 갖는 주파수 재구성 증폭기(Reconfigurable Front-end Amplifier: RFA)가 집적화 되어 있으며, 안테나 방사체(Reconfigurable Antenna Element: RAE)와 재구성 제어 보드(Reconfiguration Control Board: RCB)로 구성되어 있다. 본 논문에서 제안한 RAA 시스템은 850 MHz, 1.9 GHz, 3.4 GHz의 세 개 주파수로 재구성되어 동작하며, 안테나 방사체는 $2{\times}2$ 배열을 가지고 각각의 방사체는 광대역 다이폴 형태를 갖는다. 제작된 RAA 시스템은 실험을 통하여 그 타당성을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
• /
• pp.652-655
• /
• 2004

RF MEMS is a miniature device or an array of integration devices and mechanical components and fabricated with If batch-processing techniques. RF MEMS application area are in phased arrays and reconfigurable apertures for defence and telecommunication systems, switching network for satellite communication, and single-pole double throw switches for wireless application. Recently, RF MEMS switches have been developed for the application to the milimeter wave system. RF MEMS switches offer a substantilly higher performance than PM diode or FET switches. In this paper, SPDT(single-pole-double-throw) switch are designed to use 10 GHz. Actuation voltage and displacement are simulated by tool. And stress and distribution are simulated.

• 한국통신학회논문지
• /
• 제26권12C호
• /
• pp.261-267
• /
• 2001

본 논문은 입력 버퍼와 중앙 중재기 사이에 중재 정보 전달 지연을 갖는 고속 셀/패킷 스위치에 적용된 다중 입력 큐 관리기의 구조 및 Chip 설계 기법을 제안한다. 제안된 다중 입력 큐 관리기의 구조는 wire-speed 셀/패킷 라우팅을 지원하고 입력 버퍼와 중앙 중재기 사이의 중재 정보 전송 지연에 대한 내성을 지원한다. 고속 쉬프터를 사용한 새로운 요청 신호 관리 방법을 사용하여 중재 정보 전송 지연에 대처하며 그로 인한 전체 스위치의 성능 향상을 제공한다. 제안된 다중 입력 큐 관리기는 FPGA Chip을 이용하여 구현되었으며 포트 당 OC-48c 속도를 지원한다. 본 다중 입력 큐 관리기를 이용하여 16$\times$16 스위치 크기와 입력 포트 당 128 셀 공유 버퍼를 가지는 입력 큐 스위치 시스템에서 최대 98.6%의 성능을 가지는 400bps의 스위치 시스템을 개발하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2002년도 춘계종합학술대회
• /
• pp.264-267
• /
• 2002

본 논문에서는 고속 입력 큐 스위치에서 발생하는 중재정보전달지연 현상을 수용하기 위한 고성능 라우팅엔진의 구조를 제안한다. 제안된 고성능 라우팅엔진은 2.5Gbps의 스위치 입출력 포트 속도에 대해 사용자 셀 데이터의 지연 없이 동작한다. 또한 입력버퍼와 중앙중재기 사이에서 발생하는 요청신호와 허가신호의 전송지연을 수용하는 구조로 설계되었다. 중재정보전송지연 현상의 처리 방법으로는 고속 쉬프터를 사용하여 많은 회로의 추가 없이 구현하였다. 라우팅엔진 내의 세부 블록의 파이프라인 처리를 통하여 저 가격 고성능의 입력 버퍼 설계를 실현하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제3권4호
• /
• pp.211-216
• /
• 2003

This work describes a 3 V 12b 100 MS/s CMOS digital-to-analog converter (DAC) for high-speed communication system applications. The proposed DAC is composed of a unit current-cell matrix for 8 MSBs and a binary-weighted array for 4 LSBs, trading-off linearity, power consumption, chip area, and glitch energy with this process. The low-glitch switch driving circuits are employed to improve linearity and dynamic performance. Current sources of the DAC are laid out separately from the current-cell switch matrix core block to reduce transient noise coupling. The prototype DAC is implemented in a 0.35 um n-well single-poly quad-metal CMOS technology and the measured DNL and INL are within ${\pm}0.75$ LSB and ${\pm}1.73$ LSB at 12b, respectively. The spurious-free dynamic range (SFDR) is 64 dB at 100 MS/s with a 10 MHz input sinewave. The DAC dissipates 91 mW at 3 V and occupies the active die area of $2.2{\;}mm{\;}{\times}{\;}2.0{\;}mm$