• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.196-198
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• 2007

본 논문에서는 가전 및 사무용 전원장치가 대기모드 상태에 있는 경우의 전력소모를 줄일 수 있는 PWM(Pulse Width Modulation) IC를 설계하였다. 설계된 PWM IC는 전원장치가 정상상태에서 동작하는 경우 전원장치 출력단에서 피드백 받은 신호의 크기에 따라 40 ~ 60kHz의 구동 주파수를 가지는 스위칭 소자 구동 신호를 내보내고, 대기모드 상태에서 동작하는 경우에는 최소 33KHz의 주파수를 가지는 신호를 내보내도록 설계되었다. 각각의 경우에 스위칭 소자 구동 신호의 듀티비는 정상상태인 경우에는 20 ~ 88%, 대기모드 상태인 경우에는 1%이내가 되도록 설계하였다. 시뮬레이션을 통해 검증한 결과 대기모드 상태에서 전원장치의 전력소모량은 0.2W 정도로 작게 나타남을 확인하였다.

• Journal of Power Electronics
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• 제15권4호
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• pp.1131-1138
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• 2015

This study presents an input-powered high-efficiency interface circuit for energy harvesting systems, and introduces a zero standby power design to reduce power consumption significantly while removing the external power supply. This interface circuit is composed of two stages. The first stage voltage doubler uses a positive feedback control loop to improve considerably the conversion speed and efficiency, and boost the output voltage. The second stage active diode adopts a common-grid operational amplifier (op-amp) to remove the influence of offset voltage in the traditional comparator, which eliminates leakage current and broadens bandwidth with low power consumption. The system supplies itself with the harvested energy, which enables it to enter the zero standby mode near the zero crossing points of the input current. Thereafter, high system efficiency and stability are achieved, which saves power consumption. The validity and feasibility of this design is verified by the simulation results based on the 65 nm CMOS process. The minimum input voltage is down to 0.3 V, the maximum voltage efficiency is 99.6% with a DC output current of 75.6 μA, the maximum power efficiency is 98.2% with a DC output current of 40.4 μA, and the maximum output power is 60.48 μW. The power loss of the entire interface circuit is only 18.65 μW, among which, the op-amp consumes only 2.65 μW.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.128-133
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• 2008

Phase-change random access memory (PRAM) chip cell phase of amorphous state is rapidly changed to crystal state above 160 Celsius degree within several seconds during Infrared (IR) reflow. Thus, on-board programming method is considered for PRAM chip programming. We demonstrated the functional 512Mb PRAM with 90nm technology using several novel core circuits, such as metal-2 line based global row decoding scheme, PN-diode cells based BL discharge (BLDIS) scheme, and PMOS switch based column decoding scheme. The reverse-state standby current of each PRAM cell is near 10 pA range. The total leak current of 512Mb PRAM chip in standby mode on discharging state can be more than 5 mA. Thus in the proposed BLDIS control, all bitlines (BLs) are in floating state in standby mode, then in active mode, the activated BLs are discharged to low level in the early timing of the active period by the short pulse BLDIS control timing operation. In the conventional sense amplifier, the simultaneous switching activation timing operation invokes the large coupling noise between the VSAREF node and the inner amplification nodes of the sense amplifiers. The coupling noise at VSAREF degrades the sensing voltage margin of the conventional sense amplifier. The merit of the proposed sense amplifier is almost removing the coupling noise at VSAREF from sharing with other sense amplifiers.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.745-753
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• 2016

This paper presents a fully synthesizable low power interconnect bus for millimeter-scale wireless sensor nodes. A segmented ring bus topology minimizes the required chip real estate with low input/output pad count for ultra-small form factors. By avoiding the conventional open drain-based solution, the bus can be fully synthesizable. Low power is achieved by obviating a need for local oscillators in member nodes. Also, aggressive power gating allows low-power standby mode with only 53 gates powered on. An integrated wakeup scheme is compatible with a power management unit that has nW standby mode. A 3-module system including the bus is fabricated in a 180 nm process. The entire system consumes 8 nW in standby mode, and the bus achieves 17.5 pJ/bit/chip.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.397-398
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• 2013

Fairchild Green Mode off line buck switch for low standby power consumption and high reliability is presented. By reducing operating current and optimizing switching frequency, 20mW power consumption is achieved. High performance trans-conductance amplifier and green mode function improve the ripple and regulation in the output voltage. The conventional $FPS^{TM}$ buck and novel Fairchild buck switch are compared to show the improvement of performance. Experimental results are showed using 2W evaluation board.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.51-55
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• 2007

PLC 홈 네트워크용으로 보급되고 있는 스위치, 콘센트, 가스제어기 등의 단말기들은 일반적으로 부하가 연결되지 않은 상태에도 원격제어 또는 기기 간의 제어, 상태 감시 등을 위하여 항상 Wake-up 상태를 유지하고 있어야 한다. 이로 인하여 대기 시 불필요한 전력을 소비하는 문제점을 갖고 있다. 본 논문에서는 대기 시 소비 전력 및 동작 시 소비 전력을 최소화한 절전형 PLC 2구 스위치를 개발하였다. 대기 시 소비전력 최소화를 위해 Sleep Mode 전환 및 전력선 통신부와 제어부의 분리 등 회로를 개선을 하였으며 동작 시 소비전력 최소화를 위해 유지 제어방식에서 순간 제어방식으로 전환하였으며, 이로부터 스위치 수명 연장 및 고장률을 최소할 수 있었다. 기존 스위치에 비해 대기 시 약 0.95[W] 절감, 동작 시 약 3.2[W] 절감으로 에너지 절감을 실현하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.57-64
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• 2007

본 논문에서는 모바일 3D 그래픽 가속기의 저전력 텍스쳐 캐쉬 구조를 제안하였다. 모바일 3D 그래픽 가속기는 동작모드에서 대규모 메모리 접근이 필요한 텍스쳐 매핑의 메모리 지연시간을 감소하고 대기모드에서 누설 전력소비를 줄이는 것이 매우 중요하다. 제안하는 텍스쳐 캐쉬 구조는 응용 프로그램의 텍스쳐 필터링 알고리즘에 따라서 가변적인 전력 모드 전환 기준으로 동작하여 누설전력을 줄이고 동작시간의 이득을 얻는다. 제안한 구조의 성능 검증을 위하여 트레이스 기반 텍스쳐 캐쉬 시뮬레이션을 수행하여 누설전력과 수행시간을 모두 고려한 성능 척도에서 이전 연구인 MSA 캐쉬보다 최대 7%의 성능 이득을 얻었다.

• 전자공학회논문지
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• 제52권3호
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• pp.59-66
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• 2015

본 논문에서는 4bit SAR-ADC(Successive Approximation ADC) 기반의 LDO(Low Drop-Out Regulator)와 파워 트랜지스터의 사이즈 선택을 통하여 DC-DC 벅 컨버터의 효율을 개선하는 방법을 제안한다. 제안하는 회로는 부하 전류에 따라서 파워 트랜지스터 사이즈를 선택하여 DC-DC 벅 컨버터의 효율을 개선한다. 이를 위해, 우리는 스위칭 손실과 전도 손실이 교차하는 지점을 파워 트랜지스터의 적절한 사이즈로 선택하였다. 또한, standby mode 또는 sleep mode로 동작 시에는 효율을 개선하기 위해 LDO로 동작하도록 하였다. 제안하는 회로는 4bit로 파워 트랜지스터 사이즈(X1, X2, X4, X8)를 선택하였고, 저부하에서 단일 사이즈를 이용한 기존의 방식보다 최대 25%의 효율 개선을 얻을 수 있었다. 입력 전압은 5V, 출력 전압은 3.3V, 최대 부하 전류는 500mA이다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2011년도 제43차 동계학술발표논문집 19권1호
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• pp.281-282
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• 2011

본 논문에서는 휴대기기의 설계에서 전원절약기법에 대하여 연구하였다. 기존의 휴대형기기는 기능이 단순하고, 저 성능이였으나 점차 휴대형기기의 성능향상으로 고소비전력화 되고 있다. 본 논문에서는 주처리기와 대기모드 처리기를 사용하는 방안을 제안하고, 비교 검토하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2010년도 하계학술대회 논문집
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• pp.514-515
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• 2010

본 논문은 다중출력 스위칭 모드 전원 공급장치의 경부하 상태에서 2차측의 부하 전압안정을 위하여 일반적으로 사용하는 선형 전압조정기의 제어기 내 부하전류정보를 이용하여, 대기모드를 구현함으로써 시스템의 효율을 향상 시켰다. 제안된 회로의 동작원리를 설명하고 이를 시뮬레이션을 통하여 확인하고 20W급 하드웨어 프로토타입을 이용하여 검증하였다.