• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.863-866
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• 1999

In this paper, we designed a Viterbi decoder with constraint length K=7, code rate R=1/2, encoder generator polynomial (171, 133)$_{8}$. This decoder makes use of 3-bit soft decision. We designed the Viterbi decoder using VHDL. We employed conventional logic circuit instead of ROM for branch metric units(BMUs) to reduce the number of gates. We adopted fully parallel structures for add-compare-select units(ACSUs). The size of the designed decoder is about 200, 000 gates.s.

• 제어로봇시스템학회논문지
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• 제20권4호
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• pp.443-448
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• 2014

Soft errors in memory devices that caused by radiation are the main threat from a reliability point of view. This threat can be commonly overcome with the combination of SEC (Single-Error Correction) codes and scrubbing technique. The interleaving architecture can give memory devices the ability of tolerating these soft errors, especially against multiple-bit soft errors. And the interleaving distance plays a key role in building the tolerance against multiple-bit soft errors. This paper proposes a reliability model of an interleaved memory device which suffers from multiple-bit soft errors and are protected by a combination of SEC code and scrubbing. The proposed model shows how the interleaving distance works to improve the reliability and can be used to make a decision in determining optimal scrubbing technique to meet the demands in reliability.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.87-94
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.23-27
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• 2014

본 논문에서는 DVB-S3 시스템에 정의되어 있는 64-APSK 변조 방식에 대한 연판정 비트 검출 기법을 제안한다. 본 논문에서 제안한 방식은 심볼을 구성하고 있는 각 비트에 대하여 경판정 경계(hard decision threshold; HDT) 선을 이용한 방법으로써, 수신단에서 검출된 심볼과 HDT 선과의 거리를 연판정 값으로 계산하는 것이다. HDT가 간단하게 결정될 경우 복잡도는 기존의 지수적 복잡도를 요구하는 최우(maximum likelihood; ML) 검출 기법에 비하여 매우 급격히 감소될 수 있다. 이러한 점을 고려하여, 본 논문에서는 먼저 64-APSK에 대한 각 구성 비트별 HDT 선을 유도하고, 이를 이용하여 연판정 비트 값을 계산할 수 있는 방법을 제안한다. 연판정 입출력을 필요로 하는 터보부호를 이용하여 ML 기법과 성능을 비교한 결과, 본 논문에서 제시한 방법은 ML 기법보다 적은 복잡도를 가지고 거의 유사한 성능을 도출할 수 있음을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.445-454
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• 2015

As the feature sizes and the operating charges continue to be scaled down, multi-bit soft errors are becoming more critical in SRAM designs of a few nanometers. In this paper, we propose an efficient error detection technique to reduce the size of parity bits by applying a 2D bit-interleaving technique to 3D bit-partitioned SRAM devices. Our proposed bit-interleaving technique uses only 1/K (where K is the number of dies) parity bits, compared with conventional bit-interleaving structures. Our simulation results show that 1/K parity bits are needed with only a 0.024-0.036% detection error increased over that of the existing bit-interleaving method. It is also possible for our technique to improve the burst error coverage, by adding more parity bits.

• Journal of Contemporary Eastern Asia
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• 제11권1호
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• pp.21-29
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• 2012

The popularity of the Internet has affected international politics in many ways; however, it is seemingly overlooked by most scholars, and in particular, realists who view the Internet as low-politics. This article argues that the impact of the Internet on international politics should not be underestimated. By focusing on the capabilities of the Internet in general and P2P networks in particular, this paper shows how the Internet is able to disseminate soft power resources. This is demonstrated by an examination of the dissemination of Japanese soft power resources through BitTorrent. Finally, it is concluded that the Internet is a plausible agent for distributing the resources of soft power; however, once disseminated, soft power resources do not always transform into soft power. In the end, contextual conditions within states always apply.

• 한국통신학회논문지
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• 제34권5C호
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• pp.498-504
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• 2009

Low-density parity-check (LDPC) 부호의 복호에는 성능이 좋은 합곱 알고리즘(sum-product algorithm; SPA)과 하드웨어가 간단한 비트 반전(bit-flipping; BF) 알고리즘이 많이 쓰이고 있다. 본 논문은 이들 두 가지 방법의 장점을 가지는 저복잡도 고성능 복호 알고리즘을 제안한다. 본 제안된 유연 비트 반전(soft bit-flipping) 알고리즘은 비트와 체크 노드 사이에 전달되는 메시지를 계산하는 데 단순한 비교와 덧셈 연산만을 필요로 하며 연산량이 적다는 장점이 있다. 또한 연산이 완료된 메시지의 활용률을 높이고 비균등 양자화(non-uniform quantization)를 채용하여 1000 내외의 부호 길이에서 SPA 에 0.4dB 근접하는 신호대 잡음비(signal-to-noise ratio)를 달성하였다. 본 논문에서 제안된 알고리즘을 이용하면, 행 무게(row weight)와 열 무게(column weight)가 높아서 종래의 SPA로 구현하기 어려웠던 부호를 비교적 좋은 오율 성능을 유지하면서 실용적으로 구현할 수 있다.

• 전자공학회논문지A
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• 제33A권2호
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• pp.32-39
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• 1996

Hybrid decision decoding for the extended hamming codes without retransmission, which is a combination of hard and soft decision decoding, is proposed and its performance is analyzed in this paper. As results, hybsrid decision decoding shows a little bit higher residual bit error rate than soft decision decoding. However, as the size of the extended hamming code increases, the difference of th enumber of comparisons increases further. In addition, hybrid decision decoding shows almost same residual bit error rate as hard decision decoding with retrassmission and shows much lower residual bit error rate than hard decision decoding without retransmission.

• 전기학회논문지
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• 제57권1호
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• pp.128-136
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• 2008

In this paper, we propose a new cache structure for effective error correction of soft error. We added check bit and SEEB(soft error evaluation block) to evaluate the status of cache line. The SEEB stores result of parity check into the two-bit shit register and set the check bit to '1' when parity check fails twice in the same cache line. In this case the line where parity check fails twice is treated as a vulnerable to soft error. When the data is filled into the cache, the new replacement algorithm is suggested that it can only use the valid block determined by SEEB. This structure prohibits the vulnerable line from being used and contributes to efficient use of cache by the reuse of line where parity check fails only once can be reused. We tried to minimize the side effect of the proposed cache and the experimental results, using SPEC2000 benchmark, showed 3% degradation in hit rate, 15% timing overhead because of parity logic and 2.7% area overhead. But it can be considered as trivial for SEEB because almost tolerant design inevitably adopt this parity method even if there are some overhead. And if only parity logic is used then it can have $5%{\sim}10%$ advantage than ECC logic. By using this proposed cache, the system will be protected from the threat of soft error in cache and the hit rate can be maintained to the level without soft error in the cache.

• 전자공학회논문지D
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• 제36D2호
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• pp.55-61
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• 1999

DRAM에서 알파 입자의 입사에 의한 소프트 에러율을 예측하는 시뮬레이터를 개발하였다. 새로운 시뮬레이터는 수집 전하량에 대한 해석적 모델을 사용함으로서 소자 시뮬레이터나 몬테칼로 시뮬레이터를 사용하는 기존의 예측 시뮬레이터에 비하여 계산시간을 크게 감소하였다. DRAM에서 발생하는 소프트 웨어의 모드를 분석한 결과, bit-bar 모드에 의한 소프트 에러율이 가장 큰 것을 알 수 있었으며 256M DRAM의 셀 구조에 대한 소프트 에러율을 시뮬레이션하여 storage 캐패시턴스가 약 5fF의 margin을 갖고있음을 밝혔다.