• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.521-523
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• 2007

이 연구는 Sentaurus Process를 이용하여 실리콘(Si) 웨이퍼에 각각의 불순물들의 도핑 농도를 모의실험 하여 공정 방법과 순서, 온도, 깊이에 따른 도핑 농도의 변화를 나타내었다. 입력한 값에 대한 수치를 한눈에 알아 볼 수 있으며 공정이나 깊이, 도핑 농도에 따라 불순물의 집중도와 공정 방법에 따른 소자 특성의 변화를 한눈에 알아 볼 수 있어서 Sentaurus Process를 이용한 연구를 통해 우수한 소자를 개발하는데 도움이 되리라 본다. 이 연구에서는 공정 파라미터 값의 변화에 따른 도핑 분포를 Sentaurus Process 시뮬레이션을 통하여 관찰할 것이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.532-535
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• 2007

본 연구에서는 Sentaurus Process를 사용하여 NPN 바이폴라 트랜지스터(BJT)를 시뮬레이션 하였다. 많은 종류의 반도체 소자가 개발되고 있으나 가장 먼저 BJT가 개발되었으며 이후 계속적인 발전을 거듭하여 MOSFET와 함께 개발 발전되었다. BJT를 이용한 회로는 광범위하게 응용되고 있으며 BJT는 여전히 중요한 회로의 한 소자로 사용되고 있다. 뿐만 아니라 BJT는 MOSFET와 결합된 집적회로 기술의 응용분야에 사용되고 있다. 이는 BJT 특성들이 특별하게 설계된 많은 반도체 소자에서 자주 사용된다는 것을 의미한다. 본 연구에서는 그 중에서도 특성상 많이 사용되는 NPN BJT를 시뮬레이션 프로그램인 Sentaurus Process를 통하여 구조의 특성을 파악하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.789-792
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• 2007

이 연구는 Sentaurus Device를 이용하여 여러 가지 캐리어 전송 모델에 대한 반도체의 구조적, 전기적, 열적 작용의 변화를 조절함으로써 공정과 설계를 보다 쉽게 개발하는데 도움이 되리라 본다. 즉, 여러 가지 캐리어 전송 모델들은 밀도구배 모델을 기반으로 확산작용과 유체역학, Monto Carlo 전송 모델로 각기 분류할 수 있다. 각각의 모델들은 필수적인 요소에 의존하여 서로 다른 형태로 나타내어 질 수 있다. 이 연구에서는 Sentaurus Device simulation을 통하여 여러 가지 형태의 캐리어 전송 모델의 변화를 시각적으로 관찰할 것이다.

• JSTS:Journal of Semiconductor Technology and Science
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• v.8 no.3
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• pp.251-263
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• 2008

In this paper, we report an analytical modeling and 2-D Synopsys Sentaurus TCAD simulation of ion implanted silicon carbide MESFETs. The model has been developed to obtain the threshold voltage, drain-source current, intrinsic parameters such as, gate capacitance, drain-source resistance and transconductance considering different fabrication parameters such as ion dose, ion energy, ion range and annealing effect parameters. The model is useful in determining the ion implantation fabrication parameters from the optimization of the active implanted channel thickness for different ion doses resulting in the desired pinch off voltage needed for high drain current and high breakdown voltage. The drain current of approximately 10 A obtained from the analytical model agrees well with that of the Synopsys Sentaurus TCAD simulation and the breakdown voltage approximately 85 V obtained from the TCAD simulation agrees well with published experimental results. The gate-to-source capacitance and gate-to-drain capacitance, drain-source resistance and trans-conductance were studied to understand the device frequency response. Cut off and maximum frequencies of approximately 10 GHz and 29 GHz respectively were obtained from Sentaurus TCAD and verified by the Smith's chart.

• Journal of Power Electronics
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• v.16 no.2
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• pp.778-785
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• 2016

An excess carrier lifetime extraction method is derived for physics-based insulated gate bipolar transistor (IGBT) models with consideration of the latest development in IGBT modeling. On the basis of the 2D mixed-mode Sentaurus simulation, the clamp turn-off test is simulated to obtain the tail current. The proposed excess carrier lifetime extraction method is then performed using the simulated data. The comparison between the extracted results and actual lifetime directly obtained from the numerical device model precisely demonstrates the accuracy of the proposed method.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.772-775
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• 2007

본 연구에서는 Sentaurus를 이용하여 전압의 변화에 따른 항복전압과 전류의 경계 조건을 나타내려고 한다. 다이오드는 순방향 일 때 전류가 흐르고, 역방향 일 때는 전류가 흐르지 않는다. 하지만 역전압을 계속 올리면 어느 순간에 갑자기 전류가 흐르게 되는데 이때 전압을 항복전압이라 하며 전류의 경계조건은 컬렉터 전류의 변화에 따라 다르게 표현된다. 본 연구에서는 Sentaurus 시뮬레이션 프로그램을 이용하여 항복 전압과 전류의 경계조건을 설계하고자 한다.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.7
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• pp.71-81
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• 2014

In this paper, the performance variations of tri-gate FinFET are analyzed for different fin shapes and source/drain epitaxy types using a 3D device simulator(Sentaurus). If the fin shape changes from a rectangular shape to a triangular shape, the threshold voltage increases due to a non-uniform potential distribution, the off-current decreases by 72.23%, and the gate capacitance decreases by 16.01%. In order to analyze the device performance change from the structural change of the source/drain epitaxy, we compared the grown on the fin (grown-on-fin) structure and grown after the fin etch (etched-fin) structure. 3-stage ring oscillator was simulated using Sentaurus mixed-mode, and the energy-delay products are derived for the different fin and source/drain shapes. The FinFET device with triangular-shaped fin with etched-fin source/drain type shows the minimum the ring oscillator delay and energy-delay product.

• Proceeding of EDISON Challenge
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• 2016.03a
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• pp.344-346
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• 2016

본 논문에서는 3-stream model에 기반한 Dopant diffusion simulator를 사용하여 실리콘 기판 내부의 As이온의 확산을 시뮬레이션한 결과와 Dual-Pearson Analytic model에 기반하여 Ion implantation을 1-D doping simulation한 결과를 토대로 여러 공정 설계에서 diffusion simulator의 사용가능함을 확인하였다.

• Journal of Digital Contents Society
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• v.18 no.6
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• pp.1193-1198
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• 2017

The IGBT structure developed in this paper is used as a high power switch semiconductor for DC transmission and distribution and it is expected that it will be used as an important electronic device for new and long distance DC transmission in the future by securing fast switching speed and improved breakdown voltage characteristic. As a new type of next generation power semiconductors, it is designed to improve the switching speed while at the same time improving the breakdown voltage characteristics, reducing power loss characteristics, and achieving high current density advantages at the same time. These improved properties were obtained by further introducing SiO2 into the N-drift region of the Planar IGBT and were compared and analyzed using the Sentaurus TCAD simulation tool.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.514-516
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• 2007

본 연구에서는 Sentaurus를 이용하여 FinFET를 구현 하고자 한다. 소자의 성능 향상과 누설 전류의 최소화를 지속하기 위해, 반도체 제조자들은 10nm 이하의 소자에 적용될수 있는 새로운 트랜지스터 구조를 연구 하기 시작했다. 가능성 있는 것 중의 하나인 FinFET가 몇년 전 California-Berkeley 대학에서 발표했는데, 상어 등지느러미 같이 생긴 높고 얇은 채널 모양을 이용하는 소자이다. 이러한 설계에서는 지느러미의 한면에 하나씩 두 개의 게이트가 사용되어 소자의 전환을 쉽게 해준다. FinFET는 이러한 구조 때문에 이중 게이트 MOSFET이 라고 불린다. CMOS소자는 수평 적으로 구성되지만, FinFET는 수직으로 구성되기 때문에 이러한 접근은 혁신적이다. 하지만 다른 이중게이트 구조와 달리, FinFET는 표준 CMOS공정에서 크게 벗어나지 않는다. 본 연구에서는 Sentaurus 시뮬레이션 프로그램을 이용하여 FinFET를 구현하고자 한다.