• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.81-84
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• 2001

In recent years, the design of CMOS VCO at ever-higher frequencies has gained interest. This paper proposes an arithmetic functionality VCO circuit based on a differential ring oscillator for operating in high frequency. The proposed VCO architecture with half adder is able to produce two times higher frequency with my delay cell than conventional VCO produce double oscillation frequency and power dissipation is 14.59mW.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.215-216
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• 2008

In this paper, we describe a UHF-band CMOS fractional-N frequency synthesizer using a ring - type VCO. It has been designed using $0.18{\m}m$ CMOS technology. First, The newly designed charge-pump circuit includes an OTA for matching between the upper current and the lower current In addition, a ring - type VCO is also used for small chip sire. The simulation results show that the designed circuit has a phase noise of -109.53dBc/Hz at 1MHz offset and consumes 19.4mA from a 1.8V supply. The lock time is less than 30usec and the chip size is $0.45mm{\times}0.5mm$.

• 한국전자파학회논문지
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• 제21권2호
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• pp.202-207
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• 2010

본 논문에서는 개방 루프 형태를 지닌 다중 분할 링 공진기를 이용하여 0.13 um CMOS 공정에서 전압 제어 발진기의 설계 및 제작을 통해 위상 잡음 특성을 개선하였다. CMOS LC 공진기를 이용한 기존의 전압 제어 발진기와 비교했을 때, 본 논문에서 제안한 CMOS 전압 제어 발진기의 보다 큰 결합 계수를 통하여 Q-factor의 향상을 얻을 수 있었고, 이로 인해 전압 제어 발진기의 위상 잡음의 특성을 개선할 수 있었다. 개방 루프 다중 분할 링 공진기를 이용하여 제안된 전압 제어 발진기의 위상 잡음은 1 MHz 오프셋에서 -99.67 dBc/Hz의 특성을 나타내었다. 기존의 CMOS LC 전압 제어 발진기에 비해 약 7 dB의 위상 잡음 개선 특성을 얻을 수 있었고, 발진 주파수는 24 GHz이며, 0.13 um CMOS 공정을 통해 $0.7\;mm{\times}0.9\;mm$의 크기를 가지고 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.3181-3183
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• 2000

As the fact that the simple data of text and sound in early year have been changed to be high quality images and sounds. PLL(Phase-Locked Loop) system plays an important role in communication system. VCO(Voltage Controlled Oscillator) is the most important part in PLL system because it can have critical effects on operation of PLL. Recently, it has been raised the necessity of high speed and high accuracy circuit application. In this paper, a new differential voltage clamped VCO using negative-skewed path is suggested. Using a dual-delay scheme to implement the VCO, higher operation frequency and wider tuning are achieved simultaneously. The dual-delay scheme means that both the negative skewed delay paths and the normal delay paths exist in the same ring oscillator. The negative skewed delay paths decrease the unit delay time of the ring oscillator below the single inverter delay time. As a result, higher operation frequency can be obtained. The whole characteristics of VCO are simulated by using HSPICE. Simulation results show that the resulting operating frequencies are 50% higher than those obtainable from the conventional approaches.

• 한국전자파학회논문지
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• 제26권5호
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• pp.492-498
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• 2015

회로 구성 요소의 집적도가 꾸준히 증가하는 경박단소화 추세에 따라, 회로와 각종 전자 시스템들의 전자파 내성(EMS: Electromagnetic Susceptibility) 문제가 대두되고 있다. 그 중에서도 VCO(Voltage Controlled Oscillator)는 RF 시스템에서 중요한 역할을 하는 만큼, 해당 회로의 전자파 내성에 대한 연구를 필요로 하는 실정이다. 따라서 본 논문에서는 전기적 발진기에서 발생하는 위상 잡음을 선형시불변(LTV: Linear Time Variant) 시스템으로 해석하는 위상 잡음 이론을 적용하여, 1.2 GHz 의 기준 발진 주파수를 갖는 링 VCO와 LC VCO에 대해 전원 전압에 가해진 잡음에 따른 전자파 내성을 분석하였다. 시간 영역 시뮬레이션 결과로, 위상잡음 특성을 나타내는 지표가 되는 임펄스 강도를 추출하는 알고리즘을 구현하였다. 전원 잡음이 존재하지 않는 경우에는 두 VCO에서 발생하는 지터의 크기가 2.1 ps로써 비슷하였으나, 다양한 전원 잡음이 인가됨에 큰 차이를 보이며, LC VCO의 EMS 특성이 링 VCO에 비해 우수한 것을 임펄스 감도 함수와 eye-diagram을 통해 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.650-656
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• 2016

Voltage controlled oscillator (VCO) is widely used circuit component in high-performance microprocessors and modern communication systems as a frequency source. In present work, VCO designs using the different combination of NAND gates with three transistors and CMOS inverter are reported. Three, five and seven stages ring VCO circuits are designed. Coarse and fine tuning have been done using two different supply sources. The frequency with coarse tuning varies from 3.31 GHz to 5.60 GHz in three stages, 1.77 GHz to 3.26 GHz in five stages and 1.27 GHz to 2.32 GHz in seven stages VCO respectively. Moreover, for fine tuning frequency varies from 3.70 GHz to 3.94 GHz in three stages, 2.04 GHz to 2.18 GHz in five stages and 1.43 GHz to 1.58 GHz in seven stages VCO respectively. Results of power consumption and phase noise for the VCO circuits are also been reported. Results of proposed VCO circuits have been compared with previously reported circuits and present circuit approach show significant improvement.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3184-3186
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• 1999

In this paper, a new structure of fully differential delay cell VCO using quadrature phase for low phase noise and high speed operation is suggested. It is realized by inserting voltage clamp circuit into input pairs of delay cells that include three-control current source having high output impedance. In this reason. this newly designed delay cell for VCO has the low power supply sensitivity so that the phase noise can be reduced. The whole characteristics of VCO were simulated by using HSPICE and SABER. Simulation results show that the phase noise of new VCO is quite small compared with conventional fully differential delay cell VCO and ring oscillator type VCO. It is also very beneficial to low power supply design because of wide tuning range.

• 대한전자공학회논문지TC
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• 제44권11호
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• pp.54-59
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• 2007

본 논문에서는 varactor-loaded split-ring resonator (VLSRR)를 기반으로 한 가변 metamaterial 전송 선로를 이용한 광대역 전압 제어 발진기를 제안하였다. 우선, 마이크로스트립 라인에 결합된 VLSRR이 주파수 조절 특성을 갖는 metamaterial 전송선로를 만들 수 있음을 증명하였다. 음의 유효 투자율은 VLSRR에 의해 공진 주파수 상에서 협대역으로 얻어지는데, 버랙터 다이오드들의 연결을 통해 주파수가 조절될 수 있다. 1.8 V의 공급 전압을 갖는 전압 제어 발진기는 주파수 조절 범위 $5.407\;{\sim}\;5.84\;GHz$에서 $-108.84\;{\sim}\;-105.5\;dBc/Hz$ @ 100 kHz의 위상 잡음 특성을 얻는다. Power-frequency-tuning-normalized (PFTN)이라고 불리우는 figure of merit (FOM)은 20.144 dB이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1189-1192
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• 2003

본 논문에서는 노이즈를 고려한 PLL를 설계하였다. 30Mhz∼300Mhz으로 동작하는 VCO를 설계하였다. VCO를 평균 250Mhz으로 동작하도록 하고 reference 주파수, 62.5Mhz로 locking하는 PLL를 설계를 하였다. 300Mhz PLL의 기본적인 구조로 PLL은 PFD(Phase frequency detector), CP(Charge Pump), LF(Loop filter), VCO(Voltage controlled Oscillator)와 Divider로 구성되었다. PFD과 CP는 Dead Zone를 줄이고, 큰 gm를 가지도록 설계를 하였다. PLL에서 가장 중요한 블락인, VCO는 One Chip으로 설계하기 위해 Ring Oscillator로 설계를 하였다. 2.5V 62.5MHZ의 외부 신호를 300MHZ을 발진하는 VCO에서 분주하여 clock synthesizer를 설계하였다. 본 논문은 Hynix0.25공정을 사용하여 설계를 하였으며, 2.5V의 공급 전원을 사용하였다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.72-78
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• 2009

본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.