• 한국정보통신학회논문지
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• 제14권10호
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• pp.2310-2316
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• 2010

이 논문에서는 형식 검증(formal verification)의 한 분야인 모델 검증(model checking)에 재타이밍(retiming) 기법을 적용하는 방법에서 대해 연구하였다. 재타이밍은 주어진 회로의 레지스터들을 재배치함으로써, 입출력 동작을 바꾸지 않으면서 전이 관계(transition relation)을 변환할 수 있는 기법이다. 이러한 재타이밍을 이용하면 모델 검증을 더 효율적으로 수행하도록 회로를 바꿀 수 있다. 이 논문에서는, 레지스터의 개수와 전이 관계의 특성을 반영한 cost 함수를 제안하고, 재타이밍으로 얻을 수 있는 회로 구조들을 효율적으로 탐색하는 heuristic annealing 알고리즘을 개발한다. 제안된 방법이 모델 검증의 성능을 향상시킬 수 있음을 실험 결과를 통해 보여주었다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.1-9
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• 2006

System-On-Chip(SoC) 설계에서 글로벌 와이어는 성능에 큰 영향을 끼친다. 이 때문에 플림플롭이나 래치를 사용한 와이어 파이프라이닝이 필요하게 되었다. 래치는 플립플롭에 비해 타이밍 제약이 유연하므로 래치 파이프라이닝이 플립플롭에 비해 클락 주기를 더 작게 할 수 있다. 리타이밍은 회로의 메모리 요소를 이동시켜 최적화된 클락 주기를 얻는 방법이다. SoC 리타이밍은 기존의 게이트 레벨 리타이밍과 달리 SoC 회로를 대상으로 한다. 본 논문에서는 기존의 플립플롭을 사용한 SoC 리타이밍 방법을 래치를 사용한 경우에도 적용할 수 있게 확장 시켰다. 본 논문에서는 래치를 사용한 SoC 리타이밍 문제를 해결하기 위해 MILP로 식을 세우고, 이를 고정점 계산을 통해 효과적으로 해결 하였다. 실험 결과 본 논문의 방법을 적용할 경우 플립플롭 SoC 리타이밍에 비해 평균적으로 클락 주기를 10% 감소시킬 수 있었다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.1-7
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• 1999

본 연구에서는 파이프라인 구조를 갖는 시스템의 효율적인 설계를 위하여 변환을 이용한 설계 최적화 기술을 개발하였다. 변환 최적화 기술은 파이프라인 구조로의 변환과 retiming을 이용한 변환을 포함한다. 새로운 변환 방법은 다음의 세 가지 특징을 갖는다. 첫째, 여러 개의 파이프라인 블록을 동시에 고려하여 retiming 등의 변환을 수행함으로써, 파이프라인 구조 시스템의 전체 성능을 최적화한다. 둘째, 시스템의 면적과 수행시간 간의 trade-off를 가능하도록 하여, 회로 설계자가 다양한 설계의 대안을 찾고자 할 때 실용적인 도움을 준다. 셋째, 본 방법은 새로운 변환 및 알고리즘 개발 등의 문제로 쉽게 확장 가능하고, 메모리 또는 버스 등을 고려한 최적화 문제에도 사용될 수 있다. DSP 예제들에 대하여 실험한 결과, 평균적으로 면적은 21%, 성능은 17% 개선되었다. 특히, 본 기술은 여러 설계 대안의 효율적인 탐색에 유용하다.

• 한국지능시스템학회논문지
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• 제10권5호
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• pp.478-486
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• 2000

본 논문에서는 CMOS 디지털 회로상의 플립플롭의 위치를 이동시키는 리타이밍 변환에 유전자 알고리즘을 적용하여 회로의 최적 동작 속도를 유지하면서 전력의 소모를 줄일 수 있는 설계 방법을 제안한다. 제안된 설계 방법은 최적 속도를 구현하는 리타이밍 단계와 유전자 알고리즘이 적용되는 저전력 리타이밍의 두 단계로 이루어진다. 제안된 저전력 리타이밍 설계 도구를 예제 회로의 설계에 적용하고 설계된 회로의 성능을 Synopsys시의 Design Analyzer로 평가한 결과, 임계 경로 지연은 약 30~50% 가량 감소하였으며 동적 전력 소모는 약 1.4~18.4% 가량 감소함을 관찰하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권1호
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• pp.29-34
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• 2016

A controller area network (CAN) controller is an integral part of an electronic control unit, particularly in an advanced driver assistance system application, and its characteristics should always be advantageous in all aspects of functionality especially in real time application. The cost should be low, while maintaining the functionality and reliability of the technology. However, a CAN protocol implementing serial operation results in slow throughput, especially in a cyclical redundancy checking (CRC) unit. In this paper, digital signal processing (DSP) algorithms are implemented, namely pipelining, unfolding, and retiming the CAN controller in the CRC unit, particularly for the encoder and decoder sections. It must attain a feasible iteration bound, a critical path that is appropriate for a CAN system, and must obtain a superior design of a high-speed parallel circuit for the CRC unit in order to have a faster transmission rate. The source code for the encoder and decoder was formulated in the Verilog hardware description language.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.407-418
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• 2014

As the high-throughput requirement in the next generation communication system increases, it becomes essential to implement high-throughput SISO (Soft-Input Soft-Output) decoder with minimal hardware resources. In this paper, we present the comparison results between cascaded radix-4 ACS (Add-Compare-Select) and LUT (Look-Up Table)-based radix-4 ACS in terms of delay, area, and power consumption. The hardware overhead incurred from the retiming technique used for high speed radix-4 ACS operation is also analyzed. According to the various analysis results, high-throughput radix-4 SISO decoding architecture based on simple path metric recovery circuit is proposed to minimize the hardware resources. The proposed architecture is implemented in 65 nm CMOS process and memory requirement and power consumption can be reduced up to 78% and 32%, respectively, while achieving high-throughput requirement.

• ETRI Journal
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• 제34권3호
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• pp.352-360
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• 2012

This paper proposes a low-cost, low-power, and high-capacity optical-electrical-optical-type reach extender that can provide 3R frame regeneration and remote management to increase the reach and split ratio with no change to a legacy time division multiple access passive optical network. To provide remote management, the extender gathers information regarding optical transceivers and link status per port and then transmits to a service provider using a simple network management protocol agent. The extender can also apply to an Ethernet passive optical network (E-PON) or a gigabit-capable PON (G-PON) by remote control. In a G-PON, in particular, it can provide burst mode signal retiming and burst-to-continuous mode conversion at the upstream path through a G-PON transmission convergence frame adaptor. Our proposed reach extender is based on the quad-port architecture for cost-effective design and can accommodate both the physical reach of 60 km and the 512 split ratios in a G-PON and the physical reach of 80 km and the 256 split ratios in an E-PON.

• 한국광학회:학술대회논문집
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• 한국광학회 2002년도 하계학술발표회
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• pp.154-155
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• 2002

완전 광 3R(Retiming, Reshaping, Reamplification) 재생기는 WDM 시스템과 광 네트워크의 크기를 확장시키기 위하여 필요한 매우 중요한 소자이다. 완전 광 3R 재생기의 구현에서 입력 광 신호로부터 광 클락 추출은 가장 핵심적인 요소이다. 이러한 광 클락 추출을 위하여 모드락 레이저 다이오드와 다중 전극 DFB 레이저에서 self-pulsating 현상을 이용하는 방법이 많이 연구되고 있다. 독일의 HHI는 다중 전극 DFB 레이저에서 self-pulsating 현상을 이용하여 80 GHz 초고속 광 클락 추출과 25-82 GHz 전기적 튜닝 특성을 보였다. (중략)

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.69-77
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• 2005

비터비 디코더는 통신 시스템에서 가장 핵심적인 부분 중의 하나로써 순방향 오류 정정을 위해 사용된다. 통신 속도의 고속화가 진행됨에 따라 고속에서 동작할 수 있는 통신 모듈의 개발이 점차 중요해지고 있다. 비터비 디코더는 궤환구조를 갖는 ACS 연산의 특성상 고속화가 매우 어렵다. 본 논문에서는 비터비 디코더의 고속화와 면적을 모두 고려한 효율적인 radix-4 ACS 구조를 제안하였다. 비터비 디코더의 ACS 연산을 재 정렬하여 면적을 절약하였고 경로 메트릭 메모리를 retiming하여 디코더의 속도를 개선하였다. 제안된 ACS 구조는 VHDL로 구현되었고 Xilinx의 ISE 6.2i에서 합성되었다. 실험을 통해서 제안된 구조의 AT product가 기존의 고속 radix-4 ACS 구조보다 11% 개선된 것을 확인할 수 있었다.

• 한국정보처리학회논문지
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• 제7권8호
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• pp.2528-2535
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• 2000

테크놀로지 매핑은 VLSI 설계자동화(CAD) 시스템의 한 단계로서, 설계된 회로를 논리적 단계에서 물리적 단계로 매핑해 준다. 테크놀로지 매핑은 효율성은 매핑된 회로의 자연시간과 회로의 면적에 의해서 평가되어진다. 특히 순차회로에서는 레지스터 사이의 조합회로의 최대지연시간에 의해서 전체회로이 지연시간이 결정된다. 본 논문에서는 순차회로에 대한, 건설적인(constructive) 단계와 반복적인(iterative)단계의 리타이밍 기술과 퍼지 논리에 의해 향상된 FPGA 매핑 알고리즘을 소개한다. 주어진 초기회로는 건설적인 방법에 의하여 FPGA회로로 초기매칭 되어진 후 반복적인 리타이밍에 의하여 매핑회로의 효율을 높이게된다. 초기회로에 주어진 여러 가지 기준들을 결정 함수(Decision Marking Function)에 대한 퍼지 이론 규칙의 계층적인 구조로 구성된다. 제안된 매퍼는 MCNC 밴치마커의 실험을 통해 지연시간과 면적에서 기존 매핑시스템의 성능을 능가함을 보여준다.