• Journal of electromagnetic engineering and science
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• 제16권4호
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• pp.206-209
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• 2016

This letter proposes a reconfigurable directional coupler that uses a variable impedance mismatch reflector to achieve high isolation characteristics in the antenna front end. The reconfigurable coupler consists of a directional coupler and a single-pole four-throw (SP4T) switch with different load impedances as a variable load mismatch reflector. Selection of the load impedance by the reflector allows cancellation of the reflected signal due to antenna load mismatch and the leakage from the input to isolation port of the directional coupler, resulting in high isolation characteristics. The performance of the proposed architecture in separating the received (Rx) signal from the transmitted (Tx) signal in the antenna front end was verified by implementing and testing the reconfigurable coupler at 917 MHz for UHF radio-frequency identification (RFID) applications. The proposed reconfigurable directional coupler showed an improvement in the isolation characteristics of more than 20 dB at the operation frequency band.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.1555-1557
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• 2010

위성 탑재 소프트웨어는 기본적인 위성의 상태 데이터 획득에서부터 지상국과의 송수신 및 위성 고유의 임무 수행의 전 과정을 담당하고 있다. 이러한 위성 탑재 소프트웨어에 있어 무엇보다 강조되는 점이 신뢰성이며, 이를 위한 많은 연구가 진행되어 왔다. 위성 탑재 소프트웨어의 개발 과정에서 여러 단계의 검증 및 테스트가 수반되게 되며, 이러한 위성 탑재 소프트웨어의 개발에는 많은 시간과 노력이 요구된다. 또한, 위성의 소프트웨어는 그 특성상 위성 발사 후 탑재 소프트웨어에 대한 수정 및 개선에 많은 어려움이 따르게 된다. 본 연구에서는 위성 탑재 소프트웨어 개발 과정에서 재사용성을 높이고 소프트웨어 및 위성 임무 변경에 보다 용이하게 대응할 수 있는 Reconfigurable Software Architecture 를 제안한다.

• 대한전자공학회논문지SD
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• 제46권6호
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• pp.58-64
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• 2009

재구성 구조를 위한 자동화된 툴의 개발에 있어서 명령들을 재구성 구조에 맵핑하기 위한 알고리즘의 개발은 가장 중요한 부분 중의 하나이다. 본 논문에서는 리소스가 한정된 Coarse-Grained 재구성 구조에 명령들을 맵핑하기 위한 알고리즘을 개발하고 이를 위한 휴리스틱을 제시하였다. 제안된 알고리즘에서는 하드웨어 리소스 사용에 대한 명령 할당과 라우팅 경로 할당을 사이클 기반의 타이밍 모델을 통해서 동시에 고려하였다. 제안된 알고리즘은 통신에 사용되는 리소스의 사용 및 전역 메모리 접근을 리스트 스케줄링을 기반으로 최소화한다. 리스트 스케줄링에서 맵핑되어야 할 명령들은 대상 어플리케이션의 데이터 플로우의 일반적인 특성들로 우선순위가 결정되게 된다. 제안된 맵핑 알고리즘의 대한 평가를 통해서 볼 때 전역 메모리 자원의 소모 및 수행 시간면에서 상당한 성능향상을 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제37권5호
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• pp.257-271
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• 2010

Photolithography 통합 시대의 끝이 빠르게 다가옴에 따라, 최근에는 새로운 나노 스케일의 소재와 집적 방식에 기반을 둔 수많은 나노 스케일 장치와 시스템이 나타나고 있다. 특히 nanowire crossbar 구조를 이용한 다양한 reconfigurable architecture 들이 보고되고 있다. 하지만 아쉽게도 나노 스케일의 구성 요소를 이용한 이러한 고집적 시스템은 생산 단계에서 발생하는 각종 물리적 결함과 오차에 취약하며 따라서 결함에 대한 관용성 즉 defecttolerance는 nanowire reconfigurable crossbar 시스템에 있어 해결해야 할 가장 중대한 문제 중 하나라 할 수 있다. 이에 본 논문에서는 nanowire reconfigurable crossbar 시스템 상에서 사용되어질 수 있는 세 가지의 결함 회피형(defectavoidant) 로직 재할당 알고리듬을 설명하고 다양한 방식으로 평가하였다. 이에 더불어 로직 재할당시에 발생하는 비용과 이로 인해 얻어지는 repair performance를 계량적으로 상호 분석하여 최적화된 repair 방식을 찾아내는 새로운 방안을 소개하였다. 이어 다양한 파라메터들을 이용한 시뮬레이션 결과를 제시함으로써 새로 소개된 cost-driven repair 최적화 방식을 검증하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2005년도 추계학술대회 학술발표 논문집 제15권 제2호
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• pp.500-503
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• 2005

대부분의 지능 알고리즘들은 환경이나 사용목적에 따라 항상 최적 성능을 보장하지는 못한다. 그러므로 다양한 알고리즘들을 구현한 후에 환경이나 사용 목적에 따라 최적인 알고리즘 또는 알고리즘의 조합을 선택하여 시스템을 구성할 수 있다면 유용할 것이다 본 논문에서는 지능형 Macro Core를 기반으로 한 시스템 재설정 및 진화를 위한 지능형 아키텍처를 제안한다. 제안한 아키텍처를 이용하면 새로운 알고리즘들의 추가와 이들을 조합하여 시스템을 구성하는 데에 드는 비용을 절약할 수 있으며, 표준화된 규격을 제시할 수 있다는 장점이 있다. 제안한 Macro Core 기반의 지능형 아키텍처에 맞추어 시스템을 구성해 보고 이를 실제 얼굴 추출 및 인식 시스템 구성에 적용하고자 한다.

• 한국지능시스템학회논문지
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• 제15권7호
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• pp.823-827
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• 2005

대부분의 지능 알고리즘들은 환경이나 사용목적에 따라 항상 최적 성능을 보장하지는 못한다. 그러므로 다양한 알고리즘들을 구현한 후에 환경이나 사용 목적에 따라 최적인 알고리즘 또는 알고리즘의 조합을 선택하여 시스템을 구성할 수 있다면 유용할 것이다. 본 논문에서는 지능형 Macro Core를 기반으로 한 시스템 재설정 및 진화를 위한 지능형 아키텍처를 제안한다. 제안한 아키텍처를 이용하면 새로운 알고리즘들의 추가와 이들을 조합하여 시스템을 구성하는 데에 드는 비용을 절약할 수 있으며, 표준화된 규격을 제시할 수 있다는 장점이 있다. 제안한 Macro Core 기반의 지능형 아키텍처에 맞추어 시스템을 구성해 보고 이를 실제 얼굴 추출 및 인식 시스템 구성에 적용하고자 한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.318-328
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• 2011

Stage-level reconfigurable chip multiprocessor (CMP) aims to achieve highly reliable and fault tolerant computing by using interwoven pipeline stages and on-chip interconnect for communicating with each other. The existing crossbar-switch based stage-level reconfigurable CMPs offer high reliability at the cost of significant area/power overheads. These overheads make realizing large CMPs prohibitive due to the area and power consumed by heavy interconnection networks. On other hand, area/power-efficient architectures offer less reliability and inefficient stage-level resource utilization. In this paper, I propose a hierarchical multiplexing interconnection structure in lieu of crossbar interconnect to design area/power-efficient stage-level reconfigurable CMP. The proposed approach is able to keep the reliability offered by the crossbar-switch while reducing the area and power overheads. Experimental results show that the proposed approach reduces area by up to 21% and power by up to 32% when compared with the crossbar-switch based interconnection network.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.663-664
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• 2006

This paper presents a reconfigurable digital signal processing(rDSP) architecture that is effective for implementing adaptive digital signal processing in the applications of smart health care system. This rDSP architecture employs an evolution capability of FIR filters using genetic algorithm. Parallel genetic algorithm based rDSP architecture evolves FIR filters to explore optimal configuration of filter combination, associated parameters, and structure of feature space adaptively to noisy environments for an adaptive signal processing. The proposed DSP architecture is implemented using Xilinx Virtex4 FPGA device and SMIC 0.18um CMOS Technology.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.284-299
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• 2014

Coarse-grained reconfigurable architecture (CGRA)-based multi-core architecture aims at achieving high performance by kernel level parallelism (KLP). However, the existing CGRA-based multi-core architectures suffer from much energy and performance bottleneck when trying to exploit the KLP because of poor resource utilization caused by insufficient flexibility. In this work, we propose a new ring-based sharing fabric (RSF) to boost their flexibility level for the efficient resource utilization focusing on the kernel-stream type of the KLP. In addition, based on the RSF, we introduce a novel inter-CGRA reconfiguration technique for the efficient pipelining of kernel-stream on CGRA-based multi-core architectures. Experimental results show that the proposed approaches improve performance by up to 50.62 times and reduce energy by up to 50.16% when compared with the conventional CGRA-based multi-core architectures.

• 대한임베디드공학회논문지
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• 제2권4호
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• pp.242-250
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• 2007

Wireless sensor networks are subject to highly heterogeneous system requirements in terms of their functionality and performance due to their broad application areas. Though the heterogeneity hinders the opportunity of developing a single universal platform for sensor networks, efforts to provide uniform, inter-operable and scalable ones for sensor networks are still essential for the growth of the industry as well as their technological advance. As a part of our work to develop such a robust platform, this paper presents the software architecture for sensor nodes with focus on our sensor node operating system and its configuration methodology. Addressing principle issues in its design space which includes programming, execution, task scheduling and software layer models, our architecture is highly reconfigurable with respect to system resources and functional requirements and also highly efficient in supporting multi-threading under small system resources.