The carrier-to-noise power ratio is a key parameter for determining the reliability of PVT (Position, Velocity, and Time) solutions which are obtained by a GNSS (Global Navigation Satellite System) receiver. It is also used for locking a tracking loop, deciding the re-acquisition process, and processing advanced navigation in the receiver subsystem. The representative carrier-to-noise power ratio estimation schemes are the narrowband-wideband power ratio method (NW), the MM (Moment Method), and Beaulieu's method (BL). The NW scheme is the most classical one for commercial GNSS receivers. It is often used as an authoritative benchmark for assessing carrier-to-noise power estimation schemes. The MM scheme is the least biased solution among them, and the BL scheme is a simpler scheme than the MM scheme. This paper focuses on the less biased estimation with low complexity when the residual phase noise remains, then proposes a novel carrier-to-noise power ratio estimation scheme with low complexity for GNSS receivers. The asymptotic bias of the proposed scheme is derived and compared with others, and the simulation results demonstrate that the complexity of the proposed scheme is lowest among them, while the estimation performance of the proposed scheme is similar to those of the BL and MM schemes in normal and high gained reception environments.
스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.
스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.
본 논문은 Mobile-DTV 응용을 위한 광대역 DCO(Digitally Controlled Oscillator)의 설계에 대해 다룬다. DCO는 발전 주파수를 생성하는 회로로 ADPLL(All-digital Phase-locked Loop)의 핵심 블록이다. 본 논문에서는 광대역 DCO 설계를 위해 기존의 Fixed delay chain을 변형한 binary delay chain(BDC) 구조를 제안하였다. 제안된 구조는 $2^i$ 형태로 $0{\leq}i{\leq}n-1$ 범위의 서로 다른 지연시간을 갖는 여러개의 지연셀의 조합을 통해 발진 주파수를 생성한다. BDC 형태는 응용에 맞는 지연셀의 조합과 해상도를 선택할 수 있기 때문에 지연셀의 최적화가 가능하다. 제안된 DCO는 1.8V chartered $0.18{\mu}m$ CMOS 공정을 이용하여 Cadence사의 Spectre RF 툴에서 검증되었다. 실험결과 77MHz~2.07GHz의 주파수 대역파 3ps의 해상도를 나타내었다. 위상잡음은 Mobile-DTV 표준의 최대 주파수인 1675MHz에서 -101dBc/Hz@1MHz를 나타내었고 전력소모는 5.87mW를 나타내었다. 이는 ATSC-M/H, DVB-H, ISDB-T, T-DMB 등 Mobile-DTV의 표준을 만족한다.
This study aims to solve the entangled loop between demographic transition (DT) and economic growth by analyzing cross-country data. We undertake a national-level group analysis to verify the compressed transition of demographic variables over time. Assuming that the LA (latecomer advantage) on DT over time exists, we verify that the DT of the latecomer is compressed by providing a formal proof of LA on DT over income. As a DT has the double-kinked functions of income, we check them in multiple aspects: early maturation, leftward threshold, and steeper descent under a contour map and econometric methods. We find that the developing countries (the latecomer) have speedy DT (CDT, compressed DT) as well as speedy income such that DT of the latecomers starts at lower levels of income, lasts for a shorter period, and finishes at the earlier stage of economic development compared to that of developed countries (the early mover). To check the balance of DT, we classify countries into four groups of DT---balanced, slow, unilateral, and rapid transition countries. We identify that the main causes of rapid transition are due to the strong family planning programs of the government. Finally, we check the effect of latecomer's CDT on economic growth inversely: we undertake the simulation of the CDT effect on economic growth and the aging process for the latecomer. A worrying result is that the CDT of the latecomer shows a sharp upturn of the working-age population, followed by a sharp downturn in a short period. Compared to early-mover countries, the latecomer countries cannot buy more time to accommodate the workable population for the period of demographic bonus and prepare their aging societies for demographic onus. Thus, we conclude that CDT is not necessarily advantageous to developing countries. These outcomes of the latecomer's CDT can be re-interpreted as follows. Developing countries need power sources to pump up economic development, such as the following production factors: labor, physical and financial capital, and economic systems. As for labor, the properties of early maturation and leftward thresholds on DTs of the latecomer mean that demographic movement occurs at an unusually early stage of economic development; this is similar to a plane that leaks fuel before or just before take-off, with the result that it no longer flies higher or farther. What is worse, the property of steeper descent represents the falling speed of a plane so that it cannot be sustained at higher levels, and then plummets to all-time lows.
지상작전사령부는 지상작전수행개념인 "결정적 통합작전" 구현을 위해 작전계획 및 작전수행체계 발전을 지속해서 추진하였고 괄목할 만한 성과를 거두었다. 특히 전쟁 초기부터 공격과 방어를 동시에 실시하여 종심지역의 적을 무력화시켜 아군에게 유리한 여건을 조기에 조성하기 위한 "공방동시통합작전"을 중점적으로 발전시켰다. 그러나 기존의 M&S 체계만으로는 종심작전 효과분석이 제한되어 지휘관에게 과학적이고 합리적인 의사결정 지원이 불가하였다. 본 연구의 목적은 전장관리체계에서 사용 가능한 종심작전 효과분석 모델을 개발하는 것이다. 이를 위해 먼저 종심작전 수행 구성요소인 감시, 물리적타격, 비물리적타격 효과분석에 관한 선행연구를 하여 각각의 특징 및 제한사항을 고찰하고 연구 방향을 제시하였다. 다음으로 전·평시 지구사에서 생산되는 데이터를 활용하여 구성요소 간 상호작용이 반영된 종심작전 효과분석 방법론을 제시하였고, 전투실험 및 자료수집 등을 통해 분야별 입력데이터를 산출하였다. 최종적으로 종심작전효과예측모델 (DECAM)을 구현하고 지구사 및 군단 전투참모단에 배포하여 연합연습 간 활용하였다. 본 연구를 통해 효과분석 방법론 및 개발된 모델의 유용성을 확인할 수 있었으며 지구사 및 군단의 종심작전 수행능력 발전에 기여할 수 있었다.
본 논문에서는 휴대 전자기기의 내부 전원단을 위한, CCM/DCM 기능의 이중모드 감압형 DC-DC 벅 컨버터를 제안한다. 제안하는 변환기는 1 MHz의 주파수에서 동작하며, 파워단과 제어블럭으로 이루어진다. 파워단은 Power MOS 트랜지스터, 인덕터, 커패시터, 제어 루프용 피드백 저항으로 구성된다. 제어부는 펄스폭 변조기 (PWM), 오차증폭기, 램프 파 발생기, 오실레이터 등으로 이루진다. 또한 본 논문에서 보상단의 큰 외부 커패시터는, 집적회로의 면적축소를 위하여 CMOS 회로로 구성되는 멀티플라이어 등가 커패시터로 대체하였다. 또한,. 본 논문에서, 보상단의 외부 커패시터는 집적회로의 면적을 줄이기 위하여 곱셈기 기반 CMOS 등가회로로 대체하였다. 또한 제안하는 회로는 칩을 보호하기 위하여 출력 과전압, 입력부족 차단 보호회로 및 과열 차단 보호회로를 내장하였다. 제안하는 회로는 $0.18{\mu}m$ CMOS 공정을 사용하여, 케이던스의 스펙트라 회로설계 프로그램을 이용하여 설계 및 검증을 하였다. SPICE 모의 실험 결과, 설계된 이중모드 DC-DC 벅 변환기는 94.8 %의 피크효율, 3.29 mV의 리플전압, 2.7 ~ 3.3 V의 전압 조건에서 1.8 V의 출력전압을 보였다.
본 논문에서는 높은 대역폭과 넓은 동적 영역을 갖는 DVB-S2를 위한 새로운 디지털 이득 제어 시스템을 제안하였다. DVB-S2 시스템의 PAPR은 매우 크며, 요구되는 정착 시간은 매우 작기 때문에 일반적인 폐-루프 아날로그 이득 제어 방식은 사용할 수 없다. 정확한 이득 제어와 기저 대역 모뎀과의 직접적인 인터페이스를 위해서 디지털 이득 제어가 필요하다. 또한 아날로그 이득 제어 방식에 비해 정착 시간과 공정, 전압, 온도 값의 변화에 둔감한 이점을 갖는다. 본 논문에서는 세밀한 해상도와 넓은 이득 영역을 갖기 위해서 AGC 시스템 및 구성회로를 제안하였다. 이 시스템은 높은 대역폭의 디지털 VGA와 넓은 파워 범위를 가진 RMS 검출기, 저 전력의 SAR 타입 ADC, 그리고 디지털 이득 제어기로 구성되어 있다. 파워 소모와 칩면적을 줄이기 위해 한 개의 SAR 타입 ADC를 사용했으며, ADC 입력은 4개의 파워 검출기를 사용하여 시간 축 상에서 인터리빙 방식으로 구현하였다. 모의실험 및 측정 결과는 제안하는 AGC 시스템의 이득 에러가 $10{\mu}s$ 내에서, 0.25 dB보다 낮은 것을 보여주고 있다. 전체 칩은 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 제안된 IF AGC 시스템의 측정 결과는 0.25 dB의 해상도와 80 dB의 이득 범위, 8 nV/$\sqrt{Hz}$의 입력 기준 잡음, $IIP_3$는 5 dBm, 전력 소모는 60 mW임을 보여주고 있다. 파워검출기는 100 MHz 입력에서 35 dB의 동적 영역을 갖는다.
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[게시일 2004년 10월 1일]
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