Quantum-dot Cellular Automata (QCA) is one of the most promising next generation nano-electronic devices which will inherit the throne of CMOS which is the domineering implementation technology of large scale low power digital systems. In late 1990s, the basic operations of the QCA cell were already demonstrated on a hardware implementation. Also, design tools and simulators were developed. Nevertheless, its design technology is not quite ready for ultra large scale designs. This paper proposes a new approach which enables the QCA designs to inherit the verification methodologies and tools of CMOS designs, as well. First, a set of disciplinary rules strictly restrict the cell arrangement not to deviate from the predefined structures but to guarantee the deterministic digital behaviors. After the gate and interconnect structures of the QCA design are identified, the signal integrity requirements including the input path balancing of majority gates, and the prevention of the noise amplification are checked. And then the digital logic is extracted and stored in the OpenAccess common engineering database which provides a connection to a large pool of CMOS design verification tools. Towards validating the proposed approach, we designed a 2-bit QCA adder. The digital logic is extracted, translated into the Verilog net list, and then simulated using a commercial software.
양자 셀룰라 오토마타(QCA)는 CMOS의 기술을 상속받을 차세대 나노 전자 소자 중 하나이다. QCA는 원자규모 및 초저전력화로 이목이 집중되고 있으며 다양한 QCA 회로들이 제안되었다. 십진 출력을 요하는 전자회로와 마이크로프로세서에서 주로 사용되는 이진화 십진법(BCD)은 연산을 위한 변환은 편하지만 데이터 낭비가 심하다. 본 논문에서는 QCA 회로에서 감산 및 반올림에 효과적으로 이용될 수 있는 BCD-3초과 코드를 제안한다. 제안된 구조는 잡음을 최소화하고 공간 및 시간 복잡도를 고려하여 효율적으로 설계되었으며 시뮬레이션을 통해 검증하였다.
양자점 셀룰라 오토마타 (QCA; quantum-dot cellular automata)는 나노 규모의 크기와 낮은 전력 소비로 각광받고 있으며, CMOS 기술의 규모의 한계를 극복할 수 있는 대체 기술로 떠오르고 있다. 현재까지 QCA상에서 설계된 BCD-3초과 코드는 확장성을 고려하지 않았으며 대규모 회로 설계에는 적합하지 않았다. 이를 해결하기 위해 본 논문에서는 확장성을 고려한 BCD-3초과 코드 회로를 설계한다. 확장이 가능한 구조를 설계하기 위해 확장된 교차부 구조를 이용하여 입력과 출력의 흐름을 제어하고, 출력되는 값들의 동기화를 위해 5입력 다수결 게이트를 이용한다. 설계한 구조에 대해 QCADesigner를 이용하여 시뮬레이션을 수행한 후 그 결과에 대해 유효성을 검증한다. 제안된 구조는 기존의 URG BCD-3초과 코드변환기와 비교하여 32개의 게이트를 줄이며 빈 공간의 비율 또한 7% 감소시켰다. 또한 확장성이 고려되지 않은 기존의 QCA BCD-3초과 코드 변환기가 회로 확장 시 필요한 7개의 클럭을 1개의 클럭으로 줄였다.
무선 센서 네트워크는 일반적으로 에너지를 위해 배터리에 의존하는 밀집되게 배치된 센서 노드들로 구성된다. 이와 같이 여러 개로 밀집되게 배치된 센서 노드들은 에너지 낭비 및 센서 데이터의 높은 중복 전송을 야기한다. 상기 전원 관련 제약 및 높은 중복성과 같은 양자 문제는 센서 노드들 간의 적절한 노드 활동 스케줄링에 의해 해결될 수 있다. 본 논문에서는 우수한 커버리지 성능 보장 및 노드들 간 에너지 절약과 네트워크 수명의 연장을 위한 셀룰러 오토마타 (CA) 기반의 노드 스케줄링 알고리즘이 제안된다. 또한 CA 프레임워크에 기반하여 노드 스케줄링 알고리즘의 새로운 수학적 모델을 제안한다. 제안한 알고리즘은 스케줄링 결정을 위해 노드 내 지역 환경 조건의 변경 및 인접 노드들의 상태 정보를 이용한다. 본 논문은 제안한 방식을 적용한 시스템의 동작을 분석하고 시뮬레이션 결과를 통해 제안한 알고리즘이 센싱 커버리지 품질을 유지하면서 유의한 에너지 절약을 갖춘 에너지 균형을 보장함을 확인하였다.
양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 셀룰라 오토마타와 유사하게 고안된 컴퓨팅 모델이며, 빠른 연산속도와 적은 전력손실로 차세대의 각광받는 기술도 떠오르고 있다. QCA는 최근 실험 결과와 함께 다양한 연구가 진행되고 있으며 나노 단위 소재로서 디바이스 밀도 및 상호 연결 문제를 해결할 수 있는 트랜지스터의 패러다임 중 하나이다. XOR(exclusive or) 게이트는 논리의 둘 중 하나가 참일 때 결과가 참이 되도록 작동하는 게이트이다. 제안하는 XOR 게이트는 5개의 층으로 구성되어 있다. 첫 번째 층은 OR 게이트, 세 번째 층과 다섯 번째 층은 AND 게이트로 구성되어 있고 중간에 두 번째 층과 네 번째 층은 통로로 구성하여 설계한다. 반가산기는 XOR 게이트와 AND 게이트로 이루어져 있다. 제안한 반가산기는 제안하는 XOR 게이트에서 셀 두 개를 추가하여 설계한다. 제안한 반가산기는 기존의 반가산기에 비해 보다 적은 수의 셀, 전체 면적, 그리고 클럭으로 구성한다.
The recent notion of Network Centric Warfare (NCW) emphasizes the ability to distribute the right information at the right time to maximize the combat effectiveness. Accordingly, in the modern combat system, the importance of non-physical elements, such as a communication system, is increasing. However, an NCW-support communication network system is expensive. Therefore, it is essential to develop a proper combat system evaluation method to establish an efficient NCW-support combat system. Traditionally, combat system effectiveness is measured in terms of physical elements such as men and fire power, Obviously, such method is hardly applicable to a modern combat system. To overcome this difficulty, we propose an evaluation model based on CA (Cellular Automata) simulation. A set of preliminary combat simulations show that CA simulation may be promising in evaluating non-physical element of a modern combat system.
Quantum-dot Cellular Automata (QCA)는 분자 혹은 원자 수준의 작은 크기의 소자이며 극도로 낮은 소모 전력 특성을 가지기 때문에 디지털 논리 구현에 있어 차세대 기술로 많은 주목을 받고 있다. 현재까지 다양한 QCA 설계가 발표되었지만 대부분 시뮬레이션에 의해 동작하지 않음이 확인되었으며 설계를 위한 일반적인 규범이나 지침도 제시되지 알았다. 동작하는 기본적인 구조를 간단히 확장하는 경우에도 시뮬레이션이 실패하였으며 대규모 회로 설계에는 엄청난 시간 소요가 예상되었다. 본 논문에서는 게이트 입력 경로의 불균형 및 배선구조의 숨은 잡음 경로등 기본적인 QCA 구조에서 나타난 치명적인 취약성에 대해 설명하고 이를 해결하기 위한 강건한 QCA 설계를 위해 규범 및 지침을 제시한다. 또한, 이 강건 설계 기법에 따라 설계되고 시뮬레이션에 의해 그 동작이 검증된 고속 가산기를 제시한다.
디지털 회로설계 기술에서 사용되는 CMOS는 양자 터널링 현상 등으로 인해 집적도의 한계에 다다르고 있다. 이를 대체할 수 있는 양자점 셀룰러 오토마타(QCA : Quantum-dot Cellular Automata)는 적은 전력 소모와 빠른 스위칭 속도 등으로 많은 장점이 있음으로 CMOS의 많은 디지털 회로들이 QCA 기반으로 제안되었다. 그중에서도 멀티플렉서는 D-플립플롭, 레지스터 등 다양한 회로에 쓰이는 기본 회로로써 많은 연구가 되고 있다. 하지만 기존의 멀티플렉서는 공간 효율성이 좋지 않다는 단점이 있다. 따라서, 본 논문에서는 셀 간 상호작용을 이용하여 새로운 다층구조 멀티플렉서를 제안하고, 이를 이용하여 D-래치를 제안한다. 본 논문에서 제안하는 멀티플렉서와 D-래치는 면적, 셀 개수, 지연시간이 개선되었으며, 이를 이용하여 큰 회로를 설계할 시 연결성과 확장성이 우수하다. 제안된 모든 구조는 QCADesigner를 이용해 시뮬레이션하여 동작을 검증한다.
양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 나노 규모의 크기와 낮은 전력 소비로 각광받고 있으며, CMOS 기술 규모의 한계를 극복할 수 있는 대체 기술로 떠오르고 있다. 다양한 QCA 회로들이 연구되고 있고, 그 중 카운터와 상태 제어에 필요한 래치는 순차 회로의 구성 요소로서 제안되어 왔다. 래치는 이전 상태를 유지하기 위한 피드백 구조의 형태를 가지고 있으며, 이를 QCA 상에서 구현하기 위해 4 클럭을 소모하는 사각형 형태의 루프 구조를 사용한다. 기존의 QCA 상에서 제안된 래치는 동일 평면상에서 제안되었으며, 피드백 구조를 구현하기 위해 많은 셀과 클럭이 소모되었다. 본 논문에서는 이러한 단점을 개선하기 위해서 다층 구조를 이용한 새로운 형태의 SR 래치와 D 래치를 제안한다. 제안한 3차원 루프 구조는 다층 구조 기반의 설계이며 총 3개의 층으로 구성한다. 각 층의 배선은 다른 층과 영향을 받지 않도록 인접한 배선 간 2 클럭 차이를 주어 설계한다. 설계된 래치 구조는 시뮬레이션을 수행하고 기존의 래치와 비교 및 분석한다.
양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 나노 크기의 셀을 이용하여 다양한 연산을 수행하며, 매우 빠른 연산속도와 적은 전력손실로 차세대 기술로 떠오르고 있다. 본 논문에서는 QCA 상에서 새로운 유니버셜 게이트(universal gate)를 제안한다. 또한, 유니버셜 게이트를 이용하여 시공간 효율성 측면에서 우수한 XOR 게이트를 제안한다. 유니버셜 게이트는 자기 자신으로 모든 기본 논리 게이트를 만들어 낼 수 있는 게이트이다. 한편, 제안된 유니버셜 게이트는 기본 셀과 회전된 셀을 활용하여 설계한다. 제안된 유니버셜 게이트의 회전된 셀은 3-입력 다수결게이트 구조의 중앙부에 위치한다. 3-입력 다수결 게이트를 이용하여 XOR 게이트를 설계할 때는 5개 이상의 3-입력 다수결 게이트가 사용되지만, 본 논문에서는 3개의 유니버셜 게이트를 사용하여 XOR 게이트를 제안한다. 제안하는 XOR 게이트는 기존의 XOR 게이트보다 사용된 게이트 수가 줄었으며 설계 면적이나 소요 클럭면에서 우수함을 확인할 수 있다.
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[게시일 2004년 10월 1일]
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