• 한국진공학회지
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• 제17권3호
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• pp.215-219
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• 2008

실리콘 웨이퍼 위에 Plasma Enhanced Chemical Vapor Deposition (PECVD) 방법으로 증착 된 SiNx 박막의 수소 함량을 측정하였다. 제작된 SiNx 박막은 Fourier Transform Infrared Spectroscopy (FT-IR) 사용하여 박막의 수소함량과 결합상태를 확인하였으며, Atomic Force Microscopy (AFM) 측정을 통하여 박막의 표면 거칠기를 비교, 시료의 조성비 평가를 위하여 Rutherford Backscattering Spectrometry (RBS)을 사용하였다. 또한 SiNx박막의 조성확인을 위하여 Photoluminescence(PL)를 이용하여 FT-IR spectrum의 결과와 비교 해석하였다. FT-IR에서 NH의 수소함량(at%)이 0.92 %에서 0.64 %로 낮아질 수록 AFM을 이용한 표면 거칠기는 12.8 $\AA$에서 10.8 $\AA$로 낮아지고, Si양이 상대적으로 많아지는 것을 PL에서 확인하였으며, RBS에서도 시뮬레이션을 통해 비슷한 결과를 얻을 수 있었는데, 이는 FT-IR을 사용함으로써 SiNx 박막의 수소 함량의 측정이 가능하다는 것을 보여주므로 단위공정에서 신속하게 SiNx 박막 분석이 가능함을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.328-329
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• 2012

$SF_6$ gas는 반도체 및 디스플레이 제조공정 중 Dry etch과정에서 널리 사용되는 gas로 자연적으로 존재하는 것이 아닌 사용 목적에 맞춰 인위적으로 제조된 gas이다. 디스플레이 산업에서 $SF_6$ gas가 사용되는 Dry etch 공정은 주로 ${\alpha}$-Si, $Si_3N_4$ 등 Si계열의 박막을 etch하는데 사용된다. 이러한 Si 계열의 박막을 식각하기 위해서는 fluorine, Chlorine 등이 사용된다. fluorine계열의 gas로는 $SF_6$ gas가 대표적이다. 하지만 $SF_6$ gas는 대표적인 온실가스로 지구 온난화의 주범으로 주목받고 있다. 세계적으로 온실가스의 규제에 대한 움직임이 활발하고, 대한민국은 2020년까지 온실가스 감축목표를 '배출전망치(BAU)대비 30% 감축으로' 발표하였다. 따라서 디스플레이 및 반도체 공정에는 GWP (Global warming Potential)에 적용 가능한 대체 가스의 연구가 필요한 상황이다. 온실가스인 $SF_6$를 대체하기 위한 방법으로 GWP가 낮은 $C_3F_6$가스를 이용하여 $Si_3N_4$를 Dry etching 방법인 RIE (Reactive Ion Etching)공정을 한 후 배출되는 가스를 측정하였다. 4인치 P-type 웨이퍼 위에 PECVD (Plasma Enhanced Chemical Vapor Deposition)장비를 이용하여 $Si_3N_4$를 200 nm 증착하였고, Photolithography공정을 통해 Patterning을 한 후 RIE공정을 수행하였다. RIE는 Power : 300 W, Flow rate : 30 sccm, Time : 15 min, Temperature : $15^{\circ}C$, Pressure : Open과 같은 조건으로 공정을 수행하였다. 그리고 SEM (Scanning Electron Microscope)장비를 이용하여 Etching된 단면을 관찰하여 단차를 확인하였다. 또한 Etching 전후 배출가스를 포집하여 GC-MS (Gas Chromatograph-Mass Spectrophotometry)를 측정 및 비교하였다. Etching 전의 경우에는 $N_2$, $O_2$ 등의 가스가 검출되었고, $C_3F_6$ 가스를 이용해 etching 한 후의 경우에는 $C_3F_6$ 계열의 가스가 검출되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.71-71
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• 2012

As the critical dimensions of integrated circuits are scaled down, the line width and spacing between the metal interconnects are made smaller. The dielectric film used as insulation between the metal lines contributes to the resistance-capacitance (RC) time constant that governs the device speed. If the RC time delay, cross talk and lowering the power dissipation are to be reduced, the intermetal dielectric (IMD) films should have a low dielectric constant. The introduction of Cu and low-k dielectrics has incrementally improved the situation as compared to the conventional $Al/SiO_2$ technology by reducing both the resistivity and the capacitance between interconnects. Some of the potential candidate materials to be used as an ILD are organic and inorganic precursors such as hydrogensilsequioxane (HSQ), silsesquioxane (SSQ), methylsilsisequioxane (MSQ) and carbon doped silicon oxide (SiOCH), It has been shown that organic functional groups can dramatically decrease dielectric constant by increasing the free volume of films. Recently, various inorganic precursors have been used to prepare the SiOCH films. The k value of the material depends on the number of $CH_3$ groups built into the structure since they lower both polarity and density of the material by steric hindrance, which the replacement of Si-O bonds with Si-$CH_3$ (methyl group) bonds causes bulk porosity due to the formation of nano-sized voids within the silicon oxide matrix. In this talk, we will be introduce some properties of SiOC(-H) thin films deposited with the dimethyldimethoxysilane (DMDMS: $C_4H_{12}O_2Si$) and oxygen as precursors by using plasma-enhanced chemical vapor deposition with and without ultraviolet (UV) irradiation.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.346-346
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• 2011

실리콘 나노와이어는 높은 표면적으로 인해 뛰어난 감지 능력을 가지는 재료 중 하나로 다양한 센서 응용 분야에 사용되고 있다. 이를 제작하는 방법에는 Micro Electro Mechanical Systems (MEMS) 공정을 이용한 Top-down 방식과 Vapor-Liquid-Solid (VLS) 공정을 이용한 Bottom-up 방식이 널리 사용되고 있다. 특히 Plasma-Enhanced Chemical Vapor Deposition(PECVD)와 Au 촉매를 이용한 Bottom-up 방식은 수십 나노미터 이하의 실리콘 나노와이어를 간단한 변수 조절을 통해 성장시킬 수 있다. 또한 Au/Si의 공융점인 363$^{\circ}C$보다 낮은 온도에서 $SiH_4$를 분해시킬 수 있어 열적 효과로 인한 손실을 줄일 수 있는 장점을 지니고 있다. 하지만 PECVD를 이용한 실리콘 나노와이어 성장은 VLS 공정을 통해 표면으로부터 수직으로 성장하게 되는데 이는 센서 응용을 위한 전극 사이의 수평 연결 어려움을 지니고 있다. 따라서 이를 피하기 위한 표면 성장된 실리콘 나노와이어가 요구된다. 본 연구에서는 PECVD VLS 공정을 이용하여 $HAuCl_4$를 촉매로 이용한 표면 성장된 Tree-like 실리콘 나노와이어를 성장시켰다. 공정가스로는 $SiH_4$와 이를 분해시키기 위해 Ar 플라즈마를 사용 하였고 웨이퍼 표면에 HAuCl4를 분사하고 고진공 상태에서 챔버 기판을 370$^{\circ}C$까지 가열한 후 플라즈마 파워(W) 및 공정 압력(mTorr)을 변수로 두어 실험을 진행하였다. 기존의 보고된 연구와 달리 환원된 금 입자 대신 $HAuCl_4$용액을 그대로 사용하였는데 이는 표면 조도(Surface roughness)를 가지는 Au 박막 상태로 존재하게 된다. 이 중 마루(Asperite) 부분에 PECVD로부터 발생된 실리콘 나노 입자가 상대적으로 높은 확률로 흡착하게 되어 실리콘 나노와이어의 표면성장을 유도하게 된다. 성장된 실리콘 나노와이어는 SEM과 EDS를 이용하여 직경, 길이 및 화학적 성분을 측정하였다. 직경은 약 100 nm, 길이는 약 10 ${\mu}m$ 정도로 나타났으며 Tree-like 실리콘 나노와이어가 성장되었다. 향후 전극이 형성된 기판위에 이를 직접 성장시킴으로써 이 물질의 I-V 특성을 파악 할 것이며 이는 센서 응용 분야에 도움이 될 것으로 기대된다.

• 한국재료학회지
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• 제5권3호
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• pp.357-363
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• 1995

PECVD(Plasma-enhanced Chemical Vapor Deposition)법을 이용하여 증착한 $Ta_{2}$O_{5}$ 박막의 전기적 특성과 미세구조에 미치는 RTA(Rapid Thermal annealing) 후속 고온 열처리의 영향을 조사하였다. $Ta_{2}$O_{5}$ 박막의 미세구조와 interface 거동을 관찰하기 위하여XRD(X-ray Diffractometer), TEM(Transmission Electron Microscope), AES(Auger Electron Spectroscope) 분석을 실시하였으며, 전기적 특성을 관찰하기 위하여 I-V, C-V 측정을 하였다. $600^{\circ}C$에서 60초간 열처리를 실시하였을 경우 가장 우수한 유전 특성 및 누설 전류 특성을 보였으며, 유전 상수는 26이었고 누설 전류는 5 $\times$ $10^{-11}$A/$cm^{2}$이었다. $600^{\circ}C$ 이상의 온도에서 행한 열처리에 의하여 박막의 누설 전류와 유전 특성은 복합적으로 영향을 받았음을 알 수 있었다. 이는 $600^{\circ}C$의 열처리에서 이루어지고있는 박막의 결함감소와 고밀화 현상과 함께 80$0^{\circ}C$ 이상의 열처리에서 발생하는 조밀육방정 결정 구조를 가지는 $\delta$-$Ta_{2}$O_{5}$의 결정화에 기인함을 알 수 있었다. 또한 TEM과 AES분석 결과로부터 이들 박막의 누설 전류와 유전상수의 변화는 열처리에 의하여 일어나는 Ta-O-Si transition층의 생성과 성장에 기인함을 알 수 있었다. 따라서 $Ta_{2}$O_{5}$ 박막의 전기적 특성의 변화는 RTA 후속 열처리에 따른 계면 반응과 결정화 그리고 박막의 조밀화에 그 영향이 있음을 알 수 있었다.

• Current Photovoltaic Research
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• 제3권3호
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• pp.80-84
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• 2015

We suggest new emitter formation method using solid-phase epitaxy (SPE); solid-phase epitaxy emitter (SEE). This method expect simplification and cost reduction of process compared with furnace process (POCl3 or BBr3). The solid-phase epitaxy emitter (SEE) deposited a-Si:H layer by radio-frequency plasma-enhanced chemical vapor deposition (RF-PECVD) on substrate (c-Si), then thin layer growth solid-phase epitaxy (SPE) using rapid thermal process (RTP). This is possible in various emitter profile formation through dopant gas ($PH_3$) control at deposited a-Si:H layer. We fabricated solar cell to apply solid-phase epitaxy emitter (SEE). Its performance have an effect on crystallinity of phase transition layer (a-Si to c-Si). We confirmed crystallinity of this with a-Si:H layer thickness and annealing temperature by using raman spectroscopy, spectroscopic ellipsometry and transmission electron microscope. The crystallinity is excellent as the thickness of a-Si layer is thin (~50 nm) and annealing temperature is high (<$900^{\circ}C$). We fabricated a 16.7% solid-phase epitaxy emitter (SEE) cell. We anticipate its performance improvement applying thin tunnel oxide (<2nm).

• 열처리공학회지
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• 제24권3호
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• pp.127-132
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• 2011

The silicon-containing Diamond-like Carbon (Si-DLC) film as an low friction coefficient coating has especially treated a different silicon content by plasma-enhanced chemical vapor deposition (PECVD) process at $500^{\circ}C$ on nitrided-STD 11 mold steel with (TMS) gas flow rate. The effects of variable silicon content on the Si-DLC films were tested with relative humidity of 5, 30 and 85% using a ball-on-disk tribometer. The wear-tested and original surface of Si-DLC films were analysed for an understanding of physical and chemical characterization, including a changing structure, via Raman spectra and nano hardness test. The results of Raman spectra have inferred a changing intra-structure from dangling bonds. And high silicon containing DLC films have shown increasing carbon peak ratio ($I_D/I_G$) values and G-peak values. In particular, the tribological tested surface of Si-DLC was shown the increasing hardness value in proportional to TMS gas flow rate. Therefore, at same time, the structure of the Si-DLC film was changed to a different intra-structure and increased hardness film with mechanical shear force and chemical reaction.

• 한국지능시스템학회논문지
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• 제11권3호
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• pp.215-222
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• 2001

신경망은 선형 시스템뿐만 아니라 비선형 시스템에 있어서도 탁월한 모델링 및 예측 성능을 갖고 있다. 하지만 좋은 성능을 갖는 신경망을 구현하기 위해서는 최적화 해야할 파라미터들이 있다. 은닉층의 뉴런의 수, 학습율, 모멘텀, 학습오차 등이 그것인데 이러한 파라미터들은 경험에 의해서, 또는 문헌들에서 제시하는 값들을 선택하여 사용하는 것이 일반적인 경향이다. 하지만 신경망의 전체적인 성능은 이러한 파라미터들의 값에 의해서 결정되기 때문에 이 값들의 선택은 보다 체계적인 방법을 사용하여 구하여야 한다. 본 논문은 유전 알고리즘을 이용하여 이러한 신경망 파라미터들의 최적 값을 찾는데 목적이 있다. 유전 알고리즘을 이용하여 찾은 파라미터들을 사용하여 학습된 신경망의 학습오차와 예측오차들을 심플렉스 알고리즘을 이용하여 찾는 파라미터들을 사용하여 학습된 신경망의 오차들과 비교하여 본 결과 유전 알고리즘을 이용하여 찾을 파라미터들을 이용했을 때의 신경망의 성능이 더욱 우수함을 알 수 있다.

• 한국재료학회지
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• 제28권2호
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• pp.118-123
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• 2018

5 nm-thick $SiO_2$ layers formed by plasma-enhanced chemical vapor deposition (PECVD) are densified to improve the electrical and interface properties by using nitric acid oxidation of Si (NAOS) method at a low temperature of $121^{\circ}C$. The physical and electrical properties are clearly investigated according to NAOS times and post-metallization annealing (PMA) at $250^{\circ}C$ for 10 min in 5 vol% hydrogen atmosphere. The leakage current density is significantly decreased about three orders of magnitude from $3.110{\times}10^{-5}A/cm^2$ after NAOS 5 hours with PMA treatment, although the $SiO_2$ layers are not changed. These dramatically decreases of leakage current density are resulted from improvement of the interface properties. Concentration of suboxide species ($Si^{1+}$, $Si^{2+}$ and $Si^{3+}$) in $SiO_x$ transition layers as well as the interface state density ($D_{it}$) in $SiO_2/Si$ interface region are critically decreased about 1/3 and one order of magnitude, respectively. The decrease in leakage current density is attributed to improvement of interface properties though chemical method of NAOS with PMA treatment which can perform the oxidation and remove the OH species and dangling bond.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.545-545
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• 2008

Poly-Si is an essential material for floating gate in NAND Flash memory. To fabricate this material within region of floating gate, chemical mechanical polishing (CMP) is commonly used process for manufacturing NAND flash memory. We use colloidal silica abrasive with alkaline agent, polymeric additive and organic surfactant to obtain high Poly-Si to SiO2 film selectivity and reduce surface defect in Poly-Si CMP. We already studied about the effects of alkaline agent and polymeric additive. But the effect of organic surfactant in Poly-Si CMP is not clearly defined. So we will examine the function of organic surfactant in Poly-Si CMP with concentration separation test. We expect that surface roughness will be improved with the addition of organic surfactant as the case of wafering CMP. Poly-Si wafer are deposited by low pressure chemical vapor deposition (LPCVD) and oxide film are prepared by the method of plasma-enhanced tetra ethyl ortho silicate (PETEOS). The polishing test will be performed by a Strasbaugh 6EC polisher with an IC1000/Suba IV stacked pad and the pad will be conditioned by ex situ diamond disk. And the thickness difference of wafer between before and after polishing test will be measured by Ellipsometer and Nanospec. The roughness of Poly-Si film will be analyzed by atomic force microscope.