This paper describes a 1 GHz, low-phase-noise CMOS fractional-N frequency synthesizer with an integrated LC VCO. The proposed frequency synthesizer, which uses a high-order delta-sigma modulator to suppress the fractional spurious tones at all multiples of the fractional frequency resolution offset, has 64 programmable frequency channels with frequency resolution of $f_ref/64$. The measured phase noise is as low as -110 dBc/Hz at a 200 KHz offset frequency from a carrier frequency of 980 MHz. The reference sideband spurs are -73.5 dBc. The prototype is implemented in a $0.5{\mu}m$ CMOS process with triple metal layers. The active chip area is about $4mm^2$ and the prototype consumes 43 mW, including the VCO buffer power consumption, from a 3.3 V supply voltage.
In this paper, we propose a charge pump phase-locked loop (PLL) with multi-PFD which is composed of a sequential phase frequency detector(PFD) and a precharge PFD. When the Phase difference is within - $\pi$ ∼ $\pi$ , operation frequency can be increased by using precharge PFD. When the phase difference is larger than │ $\pi$ │, acquisition time can be shorten by the additional control circuit with increased charge pump current. Therefore a high frequency operation, a fast acquisition and an unlimited error detection range can be achieved.
본 논문은 광대역 통신 시스템중 특히 직접 확산 스펙트럼 시스템에서, 중심주파수에 연속성 간섭파가 존재할 때 간섭파를 제거하는 회로에 대한 이론적 해석과 실험결과를 제시한다. 이 회로는 연속성 간섭파의 위상을 추정하기 위해 위상추정기를 사용하였으며 추정 에러를 최소화시키기 위해 MSE법을 이용했다. 그러므로 추정에러가 최소화된 제시한 간섭제거회로는 위상추정만을 행한 제거회로보다 성능이 양호하며 실험결과 J/S비가 높을 수록 제거 성능이 우수함을 확인하였다.
The phase-locked loop technique developed in the 1930's has many advantages when applied to speed control. The speed control and analysis of a three phase induction motor using the PLL are described in this paper. In this system, the phase frequency detector (PFD) compares the actual motor speed from the pulses received from a shaft encoder and desired speed, and the difference adjusts the frequency of the inverter that feeds the motor, and excellent speed regulation in the order of 0.035(%) has been-obtained. A linear continuous model of the drive is developed and system response is analysed using conventional root locus techniques. Various compensating filters and feedback signals are considered and the need for addition of derivative feedback is shown. A sampled data model is used to study the effects of discrete PFD output. Stability limitson speed are predicted. A drive was implimented and experimental results are presented to verify theoretical predictions.
Journal of international Conference on Electrical Machines and Systems
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제3권3호
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pp.264-271
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2014
Virtual synchronous generator (VSG) in single-phase to interface distributed renewable energy resources is investigated in this paper. Mathematical models and numerical analysis are utilized to illustrate the features of the VSG. Enhanced control strategy is presented to ensure the performance of the VSG. Besides, a second order generalized integer (SOGI) is employed to calculate the instantaneous output power of the VSG in virtual ${\alpha}{\beta}$ frame. By the means of a phase-locked loop based scheme, the VSG can seamlessly transform between islanded and grid-tied modes, which can meet the requirements of micro-grid. At last, the validation and the proposed approach are verified by the simulated results using PSCAD/EMTDC.
In this paper, the detection scheme of the voltage variation using a two difference voltage is proposed. The conventional sag detector is from a single-phase digital phase-locked loop (DPLL) that is based on a d-q transformation using an all-pass filter (APF). The APF generates a virtual q-axis voltage component with $90^{\circ}$ phase delay but the APF cannot generate the virtual q-axis voltage depending on the phase of the grid voltage. To overcome the problem, q-axis voltage component is generated from difference between the current and previous value of d-axis voltage component in the stationary reference frame. However, the difference voltage around the zero crossing is not enough to detect the voltage sag. Therefore, the new detection scheme using the two difference voltage which can detect the sag around the zero crossing voltage is proposed.
In this paper, The authors design the current controller which independently control the d, q axis current transformed by the synchronously rotating d, q axis and a Space Vector Pulse Width Modulation(SVPWM) to steadily control the output DC-Link voltage against the variable load of the three phase PWM converter. Also, This study improves the high power factor, stability, and rapid response by the phase angle control using the digital Phase Locked Loop(PLL).
전력 계통의 Phase 를 제어하기 위해 산업에서 PLL(Phase Locked Loop)제어 시스템을 많이 사용한다. Phase 를 계산함에 있어 계통 전압에 왜곡 발생 시 PLL 을 통한 Phase 에 Noise 가 발생한다. 이를 줄이기 위해, 즉 특정 주파수 대역을 관찰하기 위해 BPF(Band Pass Filter)를 적용하여 PLL 제어기를 설계한 후, Filter 를 적용했을 때와 아닐 때의 위상 차 및 Noise 차이를 분석하여 어떤 경우가 성능적으로 우수한지 확인한다.
본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.
JSTS:Journal of Semiconductor Technology and Science
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제7권4호
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pp.281-286
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2007
In this paper, sub-circuits for 24 GHz phase locked 100ps(PLLs) using $0.5{\mu}m$ SiGe HBT are presented. They are 24 Ghz voltage controlled oscillator(VCO), 24 GHz to 12 GHz regenerative frequency divider(RFD) and 12 GHz to 1.5 GHz static frequency divider. $0.5{\mu}m$ SiGe HBT technology, which offers transistors with 90 GHz fMAX and 3 aluminum metal layers, is employed. The 24 GHz VCO employed series feedback topology for high frequency operation and showed -1.8 to -3.8 dBm output power within tuning range from 23.2 GHz to 26 GHz. The 24 GHz to 12 GHz RFD, based on Gilbert cell mixer, showed 1.2 GHz bandwidth around 24 GHz under 2 dBm input and consumes 44 mA from 3 V power supply including I/O buffers for measurement. ECL based static divider operated up to 12.5 GHz while generating divide by 8 output frequency. The static divider drains 22 mA from 3 V power supply.
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[게시일 2004년 10월 1일]
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