• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.179-192
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• 2008

A multiphase compensation method with mismatch linearization technique, is presented and demonstrated in a $\Sigma-\Delta$ fractional-N frequency synthesizer. An on-chip delay-locked loop (DLL) and a proposed delay line structure are constructed to provide multiphase compensation on $\Sigma-\Delta$ quantizetion noise. In the delay line structure, dynamic element matching (DEM) techniques are employed for mismatch linearization. The proposed $\Sigma-\Delta$ fractional-N frequency synthesizer is fabricated in a $0.18-{\mu}m$ CMOS technology with 2.14-GHz output frequency and 4-Hz resolution. The die size is 0.92 mm$\times$1.15 mm, and it consumes 27.2 mW. In-band phase noise of -82 dBc/Hz at 10 kHz offset and out-of-band phase noise of -103 dBc/Hz at 1 MHz offset are measured with a loop bandwidth of 200 kHz. The settling time is shorter than $25{\mu}s$.

• Journal of Power Electronics
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• 제17권3호
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• pp.704-715
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• 2017

For three-phase synchronization applications, the synchronous reference frame phase-locked loop (SRF-PLL) is probably the most widely used technique due to its ease of implementation and satisfactory phase tracking performance under ideal grid conditions. However, under unbalanced and distorted grid conditions, its performance tends to worsen. To deal with this problem, a variety of filtering stages have been proposed and used in SRF-PLLs for the rejection of disturbance components at the cost of degrading the dynamic performance. In this paper, to improve dynamic performance without compromising the filtering capability, an effective hybrid filtering stage is proposed and incorporated into the inner loop of a quasi-type-1 PLL (QT1-PLL). The proposed filtering stage is a combination of a moving average filter (MAF) and a modified delay signal cancellation (DSC) operator in cascade. The time delay caused by the proposed filtering stage is smaller than that in the conventional MAF-based and DSC-based PLLs. A small-signal model of the proposed PLL is derived. The stability is analyzed and parameters design guidelines are given. The effectiveness of the proposed PLL is confirmed through experimental results.

• 한국전자파학회논문지
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• 제15권6호
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• pp.599-607
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• 2004

이 논문은 PLL주파수 합성기의 루프 대역폭보다 높은 주파수에서 낮은 주파수까지 변화하는 신호에 대한 주파수 변조가 일정한 최대 주파수 편이를 갖도록 하는 단순하면서도 저가의 새로운 주파수 변조회로를 소개하였다. 이 주파수 변조회로는 PLL 안에서의 주파수에 따른 루프 필터의 궤환량을 보상하도록 설계되었고 최대주파수 편이값 조절과 루프와의 상호 간섭을 제거할 수 있도록 설계되었다. 또한 기존의 스펙트럼 분석기로 $\Delta$f(최대 주파수 편이)또는 $\beta$(변조 지수)를 측정하는 방법은 협대역 주파수 변조에서만 유용하여 광대역 주파수에서 측정할 수 있도록 새로운 측정방법을 제안하고 변조 신호 발생기를 이용하여 정확성을 확인하였다. 이런 한 방법으로 설계하여 제작한 회로를 측정하여 기대한 일정한 최대 주파수 편이를 가지는 것을 확인하였다.

• 항공우주기술
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• 제12권1호
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• pp.64-72
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• 2013

본 논문에서는 GPS 수신기의 반송파 추적루프를 3차 PLL로 구성하고 대역폭을 변화시켰을 때 발사체 시나리오를 이용한 시뮬레이션에서 GPS 수신기의 추적 및 항법성능을 분석한다. 시험에 사용된 GPS 수신기는 발사체가 가지는 동특성으로 인해 3차 PLL로 구성된 추적루프의 대역폭에 따라 추적 및 항법성능에 차이가 나타났으며, 특히 대역폭이 좁게 설정된 경우에는 신호추적을 놓쳐 항법 계산을 하지 못하는 경우도 발생하였다.

• 한국통신학회논문지
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• 제27권2C호
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• pp.191-200
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• 2002

본 논문에서는 이중 루프 PLL을 이용한 IMT-2000용 주파수 합성기를 설계 및 제작하였다. 위상잡음 특성을 개선하기 위해서 기준 루프와 두 개의 루프로 나누고 기준루프에는 변형 클램프 형태의 전압제어 발진기와 루프 필터를 최적화 함으로서 위상잡음을 개선하고 메인 루프에는 동축형 유전체 공진기를 사용한 전압제어 발진기와 위상 검출기로 SPD(Sampling Phase Detector)를 사용함으로서 분주기의 사용을 없애고 개루프 이득을 크게 함으로서 위상잡음 특성을 개선하였다. 이렇게 제작된 주파수 합성기는 1.81GHz의 중심주파수에 가변범위는 158.5MHz이고 위상잡음은 100kHz offset에서 -120..66dB로 우수한 특성을 나타내었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2000년도 전력전자학술대회 논문집
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• pp.368-371
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• 2000

The PLL(Phase-Locked Loop) techniques re employed to make the switching frequency of a resonant inverter follow the resonant frequency which may vary due to the load variations during operation. The conventional design guide of PLL is not suitable in these case since the inverter characteristics are not considered. In this paper the phase characteristics of a resonant inverter is analysed and added to the closed loop. And the design of PLL with digital phase detector is illustrated for the output frequency to track the resonant frequency of the inverter.

• 전력전자학회논문지
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• 제13권2호
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• pp.145-151
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• 2008

본 논문에서는 계통 전압이 불평형인 경우에 정확한 위상각을 검출할 수 있는 정상분 전압 관측기를 이용한 PLL(Phase Locked Loop) 방법을 제안한다. 제안된 PLL 방법은 기존의 전역 통과 필터(APF, All Pass Filter)를 이용하여 불평형 전원전압으로부터 정상분 전압을 구하는 것과는 달리 전차원 상태관측기를 사용함으로써 불평형사고 발생 시 추정위상각의 과도상태 응답특성을 개선하였다. 기존의 정상분 전압 추출 PLL 방법과 본 논문에서 제안된 PLL 방법의 성능을 비교하기 위해, 전원단 전압에 불평형 사고 발생시 위상각을 검출하는 실험을 하였고, 이를 통해 기존의 전역 통과 필터를 이용한 정상분 전압 추출 PLL 방법보다 제안된 전차원 상태관측기를 이용한 정상분 전압 추출 PLL 방법의 과도상태 응답특성이 개선됨을 입증하였다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.53-59
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• 2000

이동통신환경에서 수신신호의 진폭과 위상성분은 다중경로에 의한 페이딩(Fading) 영향을 받는다. 본 논문에서는 송수신 신호의 위상 차를 위상에러로 가정하고 Tikhonov 확률밀도함수를 이용하여 PLL(Phase Locked Loop)이득의 변화에 대한 DS/CDMA(Direct Sequence/code Division Multiple Access) DPSK(Differential Phase Shift Keying)시스템의 성능을 분석하였다. 그 결과, 위상에러를 고려하지 않은 DPSK시스템과 비교하여 수신기의 PLL이득을 조정함으로써 시스템의 성능을 향상시킬 수 있음을 알 수 있었다. 시스템의 비트 포율이 10-2에서 PLL이득이 1㏈에서 4.8㏈, 7㏈에서는 0.4㏈의 성능차를 보이며 30㏈에서는 두 시스템의 성능이 일치하게되어 PLL이 요구하는 이득의 상한이 30㏈임을 입증하였다.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.34-40
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• 2004

본 논문에서는 X-band용 저위상잡음을 갖는 위상고정 유전체 공진 발진기를 설계 및 제작하였다. 위상고정 유전체 공진 발진기의 루프대역 내의 위상잡음을 개선하기 위해서 샘플링위상비교기(Sampling Phase Detector)를 사용하여 전압제어 유전체 공진 발진기를 고안정의 기준주파수에 위상 고정시켰으며 루프대역 밖의 위상잡음을 개선하기 위해서 고임피던스 변환기를 이용한 낮은 위상잡음의 전압제어 발진기를 설계하였다. 제작된 위상고정 유전체 공진 발진기는 51.67㏈c의 고조파 억압특성을 가지고 있으며 공급전력은 1.95W 이하를 필요로 한다. 위상잡음은 상온에서 -107.17㏈c/Hz $\circleda$10KHz와 -113.0㏈c/Hz $\circleda$100KHz의 우수한 특성을 나타내었으며 출력전력은 $-20 ∼ +70^{\circ}C$의 온도 범위에서 13.0㏈m${\pm}$0.33㏈의 안정된 특성을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.520-527
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• 2016

A new dual-loop digital delay-locked loop (DLL) using a hybrid (binary + sequential) search algorithm is presented to achieve both wide-range operation and high delay resolution. A new phase-interpolation range selector (PIRS) and a variable successive approximation register (VSAR) algorithm are adopted to resolve the boundary switching and harmonic locking problems of conventional digital DLLs. The proposed digital DLL, implemented in a $0.18-{\mu}m$ CMOS process, occupies an active area of $0.19mm^2$ and operates over a wide frequency range of 0.15-1.5 GHz. The DLL dissipates a power of 11.3 mW from a 1.8 V supply at 1 GHz. The measured peak-to-peak output clock jitter is 24 ps (effective pk-pk jitter = 16.5 ps) with an input clock jitter of 7.5 ps at 1.5 GHz. The delay resolution is only 2.2 ps.