• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -2
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• pp.1005-1008
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• 2000

This paper presents a simple method to estimate short-circuit power dissipation and propagation delay for static CMOS logic circuits. Short-circuit current expression is derived by accurately interpolating peak points of actual current curves which is influenced by the gate-to-drain coupling capacitance. The macro model and its expressions estimating the delay of CMOS circuits, which is based on the current modeling expression, are also proposed after investigating the voltage waveforms at transistor output modes. It is shown through simulations that the proposed technique yields better accuracy than previous methods when signal transition time and/or load capacitance decreases, which is a characteristic of the present technological evolution.

• 전자공학회논문지B
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• 제33B권11호
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• pp.106-115
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• 1996

In this paper, the method using virtual scheduling suggested algorithm (VSSA) is suggested by considering cell delay variation and token rate of leaky bucket. This method is compared with virtual scheduling algorithm (VSA) and virtual scheduling algorithm with no tolerance excessive peak cell rate. As a result, the research shows that the usage parameter control using vSSA makes quality of service better than the usage parameter control using vSA or VSANT does because the suggested method reduces the violated cell probability of conformed peak cell rate and intentionally excessive peak cell rate.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1376-1377
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• 2008

가스절연변압기(GITr)는 우수한 절연내력과 높은 신뢰성을 장점으로 가지고 있지만, 제작과 운전 단계에서 절연 결함이 발생할 수 있고 이러한 결함들은 가스절연변압기 사고의 원인이 될 수 있다. 따라서 결함에 대한 상시 진단 및 원인 분석이 반드시 선행되어야 하며 이와 같은 진단 분석 기법의 하나로 내부 절연결함의 위치 판별에 대한 연구의 필요성이 절실히 요구되고 있다. 따라서 본 논문에서는 일반적으로 부분 방전의 위치 판별을 위한 time delay 측정법 중 하나인 Cross-correlation 방법과 함께 제안한 Threshold-Initial peak detection 방법을 적용하여 위치 데이터를 취득하고 신뢰구간 이내의 데이터만 사용하여 부분 방전 위치 판별 한 결과, 더욱 정확한 위치 판별이 가능하였다.

• 한국항만학회지
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• 제8권2호
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• pp.1-35
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• 1994

The main arterial which runs through the in City of Pusan, carries about 60% of downtown traffic or more, maintains about 20% yearly increase in traffic is severely suffering from the traffic congestion because of concentrated traffic volumes regardless of peak-time periods. The purpose of this study was to grasp the traffic, geometric, and signal conditions of the main arterial through the Videologging System Techniques, perform the transportation system analyses, and finally suggest the improvements which could increase the travel capacity, reduce the average delay and fuel consumption with the optimal conditions of signal system. The following conclusions were drawn : firstly the traffic system should be shifted for the travel distribution on the arterial during the peak time periods, secondly the roadway system of the arterial reviewed for left-turn traffic during the peak time periods, and thirdly the signal system of intersection reconstructed for signal optimization or progression within the range of cycle length suggested.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.168-174
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• 2012

This paper describes a novel global on-chip interconnect scheme, in which a one UI-delayed symbol as well as the current symbol is sent for easing the sensing operation at receiver end. With this approach, the voltage swing on the channel for reliable sensing can be reduced, resulting in performance improvement in terms of power consumption, peak current, and delay spread due to PVT variations, as compared to the conventional repeater insertion schemes. Evaluation for on-chip interconnects having various lengths in a 130 nm CMOS process indicated that the proposed on-chip interconnect scheme achieved a power reduction of up to 71.3%. The peak current during data transmission and the delay spread due to PVT variations were also reduced by as much as 52.1% and 65.3%, respectively.

• ETRI Journal
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• 제34권1호
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• pp.35-43
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• 2012

This paper presents a delay-locked-loop-based clock and data recovery (CDR) circuit design with a nB(n+2)B data formatting scheme for a high-speed serial display interface. The nB(n+2)B data is formatted by inserting a '01' clock information pattern in every piece of N-bit data. The proposed CDR recovers clock and data in 1:10 demultiplexed form without an external reference clock. To validate the feasibility of the scheme, a 1.7-Gbps CDR based on the proposed scheme is designed, simulated, and fabricated. Input data patterns were formatted as 10B12B for a high-performance display interface. The proposed CDR consumes approximately 8 mA under a 3.3-V power supply using a 0.35-${\mu}m$ CMOS process and the measured peak-to-peak jitter of the recovered clock is 44 ps.

• 대한전자공학회논문지TC
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• 제49권8호
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• pp.52-57
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• 2012

실내 무선 통신 환경에 적합한 심볼 간섭을 최소화 하는 가중치를 적용한 시역전 필터를 제안한다. 실내 무선 통신 환경에서는 delay spread로 인한 심볼 간 간섭으로 인해 심각한 성능열화가 초래되며 이를 해결하기 위해 현존하는 기법들은 복잡한 수신기법을 통해 성능을 개선하였다. 본 논문에서는 수신기의 복잡한 구조를 단순하게 하면서도 간섭을 줄이는 시역전 필터의 계수에 가중치를 부여하여 심볼 간 간섭을 최소화하면서도 수신신호의 peak 파워를 일정 수준이상으로 유지하는 가중치 시역전 필터를 제안한다. 이를 통해 잡음 및 간섭에 강인하면서도 심볼 간 간섭을 줄이며 간단한 수신기를 구성할 수 있는 이점을 얻는다. 실험결과에서는 가중치 시역전 필터가 기존 시역전 필터에 비해 성능이 개선되었음을 볼 수 있다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1158-1162
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• 2018

안티-하모닉락 기능을 가지는 고속-락킹 MDLL 기반의 디지털 클락 주파수 증배기를 소개한다. 제안하는 디지털 주파수 증배기는 하모닉락 문제 없이 빠른 락킹 시간을 구현하기 위하여 새로운 MSB-구간 검색 알고리즘을 사용한다. 제안하는 디지털 MDLL 주파수 증배기는 65nm CMOS 공정으로 설계되었으며, 1 GHz ~ 3 GHz의 출력 동작주파수 영역을 가진다. 제안하는 디지털 MDLL은 프로그래머블한 N/M (N=1, 4, 5, 8, 10, M=1, 2, 3)의 분수배 주파수 증배 기능을 제공한다. 제안하는 MDLL은 1GHz에서 3.52 mW의 전력을 소모하고, 14.07 ps의 피크-투-피크 (p-p) 지터를 갖는다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• IEIE Transactions on Smart Processing and Computing
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• 제1권3호
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• pp.152-160
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• 2012

This paper proposes a frame-level rate control algorithm for low delay video applications to reduce the fluctuations in the bitrate. The proposed algorithm minimizes the bitrate fluctuations in two ways with minimal coding loss. First, the proposed rate control applies R-Q model to all frames including the first frame of every group of pictures (GOP) except for the first one of a sequence. Conventional rate control algorithms do not use any R-Q models for the first frame of each GOP and do not estimate the generated-bit. An unexpected output rate result from the first frame affects the remainder of the pictures in the rate control. Second, a rate-distortion (R-D) cost is calculated regardless of the hierarchical coding structure for low bitrate fluctuations because the hierarchical coding structure controls the output bitrate in rate distortion optimization (RDO) process. The experimental results show that the average variance of per-frame bits with the proposed algorithm can reduce by approximately 33.8% with a delta peak signal-to-noise ratio (PSNR) degradation of 1.4dB for a "low-delay B" coding structure and by approximately 35.7% with a delta-PSNR degradation of 1.3dB for a "low-delay P" coding structure, compared to HM 8.0 rate control.