• 전기전자학회논문지
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• 제10권1호
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• pp.16-21
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• 2006

본 논문은 PLL구조에서 새로운 버니어 지연 VCO구조를 이용한 다중위상 발생회로를 서술하였다. 제안하는 기법은 VCO의 지연단의 지연보다 더 미세한 타이밍신호를 만들어낸다. 0.18um CMOS공정을 이용하여 칩 제작 후 측정결과 1GHz에서 약 62.5ps의 위상정밀도를 갖는 신호를 만들었고 지터는 14ps로 측정되었다.

• 한국광학회지
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• 제15권3호
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• pp.214-221
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• 2004

색분산 보상에 사용되는 선형 첩 광섬유 격자의 제작에 있어서 Group Delay Ripple(GDR)을 줄이기 위한 apodization 기술에 대해 이론적으로 분석하고 실험적으로 규명하고자 한다. 첩격자의 제작에는 위상 마스크를 이용한 UV 빔 스캐닝 기법을 적용하였고, PZT(Piezoelectric transducer)를 이용하여 위상 마스크를 빔 스캐닝 중에 적절하게 흔들어줌으로써 apodization이 일어나도록 하였다. 이러한 모든 과정이 컴퓨터 제어로 이루어지기 때문에 다양한 apodization 프로파일을 적용할 수 있었다. Gaussian, Raised-cosine, Blackman, 그리고 Hyperbolic tangent 등의 프로파일을 적용하여 첩격자를 제작하였으며 실험 결과 0.05 nm 구간평균 peak-to-peak GDR이 20ps 이하로 감소하였다.

• 대한전자공학회논문지SD
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• 제49권7호
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• pp.17-22
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• 2012

본 논문에서는 낮은 지터를 갖는 지연고정루프를 이용하여 좀 더 정확한 출력을 갖는 클럭 발생기를 제안하였다. 제안된 클럭 발생기에 사용된 지연고정루프는 열 개의 지연단을 가진 전압제어지연단(VCDL)을 사용하며, 기준 지연단의 출력신호와 이전 지연단의 출력신호를 비교하여 위상차에 해당하는 만큼의 전압을 발생시켜 지연단의 제어전압으로 인가된다. 이 제어전압은 지연단의 출력신호의 위상이 흔들림에 따라 증가하거나 감소하여 출력신호의 지연정도를 조절하여 위상변화를 보상하며, 지연고정루프 출력신호 및 체배 된 출력신호의 지터를 감소시킨다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여, 100MHz를 입력신호로 인가 할 경우 1GHz의 신호가 출력 되도록 설계 하였다. 시뮬레이션 결과 출력 신호의 peak-to-peak 지터 값은 3.24ps이었다.

• 핵의학기술
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• 제28권1호
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• pp.41-47
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• 2024

Purpose: ¹⁸F-FET, a radiopharmaceutical based on a Tyrosine amino acid derivative using the Sodium-Potassium Pump-independent Transporter (System L) for non-invasive evaluation of primary, recurrent, and metastatic brain tumors, exhibits distinct characteristics. Unlike the widely absorbed ¹⁸F-FDG in both tumor and normal brain tissues, ¹⁸F-FET demonstrates specific uptake only in tumor tissue while almost negligible uptake in normal brain tissue. This study aims to compare and evaluate the usefulness of ¹⁸F-FDG and ¹⁸F-FET Brain PET/CT quantitative analysis in brain tumor diagnosis. Materials and Methods: In 46 patients diagnosed with brain gliomas (High Grade: 34, Low Grade: 12), Brain PET/CT scans were performed at 40 minutes after ¹⁸F-FDG injection and at 20 minutes (early) and 80 minutes (delay) after ¹⁸F-FET injection. SUV_max and SUV_peak of tumor areas corresponding to MRI images were measured in each scan, and the SUV_max-to-SUV_peak ratio, an indicator of tumor prognosis, was calculated. Differences in SUV_max, SUV_peak, and SUV_max-to-SUV_peak ratio between ¹⁸F-FDG and ¹⁸F-FET early/delay scans were statistically verified using SPSS (ver.28) package program. Results: SUV_max values were 3.72±1.36 for ¹⁸F-FDG, 4.59±1.55 for ¹⁸F-FET early, and 4.12±1.36 for ¹⁸F-FET delay scans. The highest SUV_max was observed in ¹⁸F-FET early scans, particularly in HG tumors (4.85±1.44), showing a slightly more significant difference (P<0.0001). SUV_peak values were 3.33±1.13 for ¹⁸F-FDG, 3.04±1.11 for ¹⁸F-FET early, and 2.80±0.96 for ¹⁸F-FET delay scans. The highest SUV_peak was in ¹⁸F-FDG scans, while the lowest was in ¹⁸F-FET delay scans, with a more significant difference in HG tumors (P<0.001). SUV_max-to-SUV_peak ratio values were 1.11±0.09 for ¹⁸F-FDG, 1.54±0.22 for ¹⁸F-FET early, and 1.48±0.17 for ¹⁸F-FET delay scans. This ratio was higher in ¹⁸F-FET scans for both HG and LG tumors (P<0.0001), but there was no statistically significant difference between ¹⁸F-FET early and delay scans. Conclusion: This study confirms the usefulness of early and delay scans in ¹⁸F-FET Brain PET/CT examinations, particularly demonstrating the changes in objective quantitative metrics such as SUV_max, SUV_peak, and introducing the SUV_max-to-SUV_peak ratio as a new evaluation metric based on the degree of tumor malignancy. This is expected to further contributions to the quantitative analysis of Brain PET/CT images.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.520-527
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• 2016

A new dual-loop digital delay-locked loop (DLL) using a hybrid (binary + sequential) search algorithm is presented to achieve both wide-range operation and high delay resolution. A new phase-interpolation range selector (PIRS) and a variable successive approximation register (VSAR) algorithm are adopted to resolve the boundary switching and harmonic locking problems of conventional digital DLLs. The proposed digital DLL, implemented in a $0.18-{\mu}m$ CMOS process, occupies an active area of $0.19mm^2$ and operates over a wide frequency range of 0.15-1.5 GHz. The DLL dissipates a power of 11.3 mW from a 1.8 V supply at 1 GHz. The measured peak-to-peak output clock jitter is 24 ps (effective pk-pk jitter = 16.5 ps) with an input clock jitter of 7.5 ps at 1.5 GHz. The delay resolution is only 2.2 ps.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.457-462
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• 2014

This letter proposes a low-jitter DLL-based clock generator with two negative feedback loops. The main negative feedback loops suppress the jitter of DLL. The additional negative feedback loops suppress the delay-time variance of each delay stages. Both two negative feedback loops in a DLL results in suppressing the jitter of clock signal further. Measurement results of the DLL-based clock generator with two negative feedback loops fabricated in a one-poly six-metal $0.18{\mu}m$ CMOS process show 5.127-ps rms jitter and 47.6-ps peak-to-peak jitter at 1 GHz.

• 전기전자학회논문지
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• 제21권4호
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• pp.416-419
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• 2017

본 논문에서는 고속 DDR3/DDR4 SDRAM을 위한 새로운 디지털 지연고정루프 (delay-locked loop: DLL)를 제안한다. 제안하는 디지털 DLL은 디지털 지연라인의 boundary switching 문제에 의한 jitter 증가 문제를 제거하기 위하여 위상보간 (phase interpolation) 방식의 파인지연라인 (fine delay line)을 채택하였다. 또한, 제안하는 디지털 DLL은 harmonic lock 문제를 제거하기 위하여 새로운 점진직 검색 (gradual search) 알고리즘을 사용한다. 제안하는 디지털 DLL은 1.1V, 38-nm CMOS DRAM 공정으로 설계되었으며, 0.25-2.0 GHz의 주파수 동작 영역을 가진다. 2.0 GHz에서 1.1 ps의 피크-투-피크 (p-p) 지터를 가지며, 약 13 mW의 전력소모를 가진다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.68-69
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• 2011

Realistic amounts of time delay are found to have significant effects on the average output LED current and on the critical inductor value at the boundary between the two conduction modes. Especially, the time delay can provide an accurate LED current for the peak current controlled (PCC) buck converter with a wide input voltage. Experimental results are presented for the PCC buck LED driver with constant-frequency controller.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제12권5호
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• pp.312-325
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• 2006

EAI나 B2BI와 같은 통합 어플리케이션들은 짧은 시간 동안의 서비스 요청 폭주로 인한 과부하시에도 대용량의 I/O기반 트랜잭션들을 안정적으로 처리할 수 있는 신뢰성 있는 시스템을 필요로 한다. 본 논문에서는 I/O기반 시스템에서 대용량의 거래를 효과적으로 처리할 수 있으며 짧은 시간 동안의 거래 요청 폭주로 인한 과부하시에도 안정적으로 서비스를 제공할 수 있는 Peak Load Control(PLC)기반의 Worker-Linker 패턴을 제시한다. 본 논문에서는 PLC 기법을 위해 지체시간(Delay Time) 알고리즘을 사용한다. 또한 제안한 알고리즘이 가지는 과부하 시의 성능 안정성을 증명하기 위해 본 논문에서는 Worker-Linker 패턴을 실제 B2BI 시스템에 적용해서 성능 안정성을 증명하기 위한 실험 결과를 제시한다. 실험 결과에 의하면 본 논문에서 제안한 지체시간 알고리즘은 과부하 상태를 안정적으로 통제하는데 효과가 있다.

• 한국통신학회논문지
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• 제21권9호
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• pp.2494-2504
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• 1996

This paper describes about the spread specturm radio wave propagation characteristics in urban microcells. The experiments are carried out with respect to the mean excess delay, the RMS delay spread, and the received maximum peak power in the two kinds of geogrphical areas, LOS area and N-LOS area, especially whose variations are observed while varying the transmission distance and tilting the transmitting antenna. The typical results obtained in pariticular urban sites in Seoul are 300-600 nsec of mean excess delay and about 75 nsec of averaged RMS delay spread for LOS area, and 270-280 nsec of mean excess delay and about 100 nsec for N-LOS area. With the transmitting antenna gilted, obsered in the experiments are increase in RMS delay spread as expected, but increase of the received power at N-LOS areas in particular.