• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.940-942
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• 2008

분산되어 있는 스토리지 자원을 하나의 클러스터로 구성하여 분산 파일 시스템으로 구성하고자 하는 경우, 기존의 네트워크 파일 시스템만을 이용하기에는 여러 가지 제약이 존재한다. 특히 Parallel Striped Access는 IO데이터를 스토리지에 나누어 분산시키고 클라이언트가 직접 접근하는 방식으로 병렬 파일 시스템과 같은 HPC 용 특수 파일 시스템에서는 이미 사용되는 기법이나, 일반적인 시스템을 대상으로 한 표준안의 부재가 제약이 된다. pNFS(Parallel NFS)는 이러한 문제를 해결하기 위해서 제시되는 새로운 NFS 기술이다. 본 연구에서는 pNFS의 연구 동향과 더불어 소규모 클러스터 시스템에서 나타나는 성능적 특징을 조사하였다.

• 한국정보통신학회논문지
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• 제19권7호
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• pp.1608-1616
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• 2015

128/192/256-비트의 마스터키 길이를 지원하는 경량 블록암호 알고리듬 LEA-128/192/256의 효율적인 하드웨어 설계를 기술한다. 저면적, 저전력 LEA 프로세서 구현을 위해 세 가지 마스터키 길이에 대한 암호/복호 키 스케줄링의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 또한, 키 스케줄러의 병렬 레지스터 구조와 새로운 동작방식을 고안하여 키 스케줄링에 소요되는 클록 수를 감소시켰으며, 이를 통해 암호/복호 동작속도를 20~30% 향상시켰다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 113 MHz 클록으로 동작하여 마스터키 길이 128/192/256-비트 모드에서 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가 되었다.

• 융합보안논문지
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• 제17권2호
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• pp.15-22
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• 2017

본 논문은 새로운 8-비트 AES (advanced encryption standard) 암호회로 설계를 제안한다. 대부분 8-비트 AES 암호회로는 성능을 희생시켜 하드웨어 크기를 줄인다. 제안한 AES는 2개의 분리된 S-box들을 갖고, 라운드 연산과 키 생성을 병렬로 연산함으로써, 고속 암호 연산이 가능하다. 제안된 AES 구조의 동작 실험 결과, 제안된 AES-128 구조의 최대 연산 지연은 13.0ns의 크기를 갖고, 77MHz의 최대 동작 주파수로 동작함을 확인하였다. 제안된 AES 구조의 성능은 15.2Mbps가 된다. 결론적으로, 제안된 AES의 성능은 기존 8-비트 AES 구조에 비해 1.54배 향상된 성능을 갖고, 회로크기 증가는 1.17배 증가로 제한된다. 제안된 8비트 구조의 AES-128은 8비트 연산 구조 채택에 따른 성능 감소를 줄이면서 저면적 회로로 구현된다. 제안된 8비트 AES는 고속 동작이 필요한 IoT 어플리케이션에 활용될 것으로 기대된다.

• 한국전자거래학회지
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• 제24권3호
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• pp.99-110
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• 2019

4차 산업혁명이 진행되면서 제조업에서 사물인터넷(IoT), 머신러닝과 같은 지능정보기술을 적용하는 사례가 증가하고 있다. 반도체/LCD/타이어 제조공정에서는 납기일(due date)을 준수하면서 작업물 종류 변경(Job change)으로 인한 작업 준비 비용(Setup Cost)을 최소화하는 일정계획을 수립하는 것이 효과적인 제품 생산을 위해 매우 중요하다. 따라서 본 연구에서는 병렬기계에서 딥러닝 기반의 납기 지연과 작업 준비 비용 최소화를 달성하는 일정계획 생성 모델을 제안한다. 제안한 모델은 과거의 많은 데이터를 이용하여 고려되어지는 주문에 대해 작업 준비와 납기 지연을 최소화하는 패턴을 학습한다. 따라서 세 가지 주문 리스트의 난이도에 따른 실험 결과, 본 연구에서 제안한 기법이 기존의 우선순위 규칙보다 성능이 우수하다는 것을 확인하였다.

• 스마트미디어저널
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• 제4권4호
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• pp.39-46
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• 2015

본 논문은 사물인터넷 보안용 경량 암호 알고리듬 중, '128비트 블록 암호 LEA'의 암호화 블록 하드웨어 구현에 대해 기술한다. 라운드 함수 블록과 키 스케줄 블록은 높은 처리성능을 위하여 병렬회로로 설계되었다. 암호화 블록은 128비트의 비밀키를 지원하며, FSM 방식과 24/n단계(n = 1, 2, 3, 4, 8, 12) 파이프라인 방식으로 설계되었다. LEA-128 암호화 블록을 Verilog-HDL로 모델링하여 FPGA 상에서 구현하고, 합성결과로부터 최소면적 및 최대처리성능을 제시한다.

• 한국컴퓨터정보학회논문지
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• 제25권2호
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• pp.41-48
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• 2020

본 논문은 유한체상의 곱셈과 제곱을 동시에 실행 가능한 알고리즘에서 공통적인 연산 부분을 도출하고, 순차적인 처리를 통해서 하드웨어를 감소시키고 공간면에서 효율적인 비트-병렬 시스톨릭 어레이를 제안한다. 제안한 시스톨릭 어레이는 기존의 어레이에 비해 적은 공간 및 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 시스톨릭 어레이는 공간 복잡도면에서 Choi-Lee, Kim-Kim의 시스톨릭 어레이의 약 48%, 44% 감소되었으며, 공간-시간 복잡도면에서 약 74%, 44% 가량 감소되었다. 따라서 제안한 시스톨릭 어레이는 VLSI 구현에 적합하며 사물인터넷과 같이 하드웨어 제약이 있는 환경에서 기초적인 구성 요소로 적용할 수 있다.

• Journal of Information Processing Systems
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• 제14권6호
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• pp.1494-1507
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• 2018

Intelligent human identification using face information has been the research hotspot ranging from Internet of Things (IoT) application, intelligent self-service bank, intelligent surveillance to public safety and intelligent access control. Since 2D face images are usually captured from a long distance in an unconstrained environment, to fully exploit this advantage and make human recognition appropriate for wider intelligent applications with higher security and convenience, the key difficulties here include gray scale change caused by illumination variance, occlusion caused by glasses, hair or scarf, self-occlusion and deformation caused by pose or expression variation. To conquer these, many solutions have been proposed. However, most of them only improve recognition performance under one influence factor, which still cannot meet the real face recognition scenario. In this paper we propose a multi-scale parallel convolutional neural network architecture to extract deep robust facial features with high discriminative ability. Abundant experiments are conducted on CMU-PIE, extended FERET and AR database. And the experiment results show that the proposed algorithm exhibits excellent discriminative ability compared with other existing algorithms.

• 디지털융복합연구
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• 제13권5호
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• pp.213-218
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• 2015

최근 정보통신 기술의 발전과 함께 M2M(Machine-to-Machine) 산업분야의 시스템이 다기능 고성능화 되고 있으며 IoT(Internet of Things), IoE(Internet of Everything)기술 등과 함께 많은 발전해가고 있다. 통신상 보안적인 서비스를 제공하기 위해서는 인증, 기밀성, 익명성, 부인방지, 데이터신뢰성, 비연결성, 추적성 등이 충족 되어야 한다. 그러나 통신방식이 무선 전송구간에서는 공격자의 공격에 노출되어 있다. M2M 무선통신 프로토콜에서 보안상 문제가 생기면 시스템오류, 정보유출, 프라이버시문제 등의 심각한 상황이 발생할 수 있다. 따라서 프로토콜 설계는 상호인증과 보안이 필수적인 요소이며, 최근 보안통신프로토콜에 대한 분야가 매우 중요한 부분으로 연구되고 있다. 본 논문에서는 안전한 통신프로토콜을 위해 해시함수, 난수, 비밀키 및 세션키를 적용하여 설계하였다. 제안 프로토콜이 공격자의 각종공격에 안전함을 증명하기 위해 프로토콜 정형검증도구인 Casper/FDR 도구를 이용하여 실험하였다. 실험결과 제안프로토콜은 안전성을 충족했으며 문제없이 종료됨을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.570-576
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• 2015

Existing flash storage devices such as universal flash storage and solid state disk support command queuing to improve storage I/O bandwidth. Command queuing allows multiple read/write requests to be pending in a device queue. Because multi-channel and multi-way architecture of flash storage devices can handle multiple requests simultaneously, command queuing is an indispensable technique for utilizing parallel architecture. However, command queuing can be harmful to the latency of fsync system call, which is critical to application responsiveness. We propose a dynamic queue depth adaptation technique, which reduces the queue depth if user application is expected to send fsync calls. Experiments show that the proposed technique reduces the fsync latency by 79% on average compared to the original scheme.

• 전기전자학회논문지
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• 제22권4호
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• pp.1012-1018
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• 2018

본 논문에서는 IoT 센서 처리를 위한 1.8V 공급전압의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 2개의 A/D 변환기를 병렬로 사용하여 샘플링 속도를 향상시킨 12비트 SAR A/D 변환기를 제안한다. 2개의 A/D 변환기 중 1개의 A/D 변환기는 12자리 비트를 모두 결정하고, 또 다른 A/D 변환기는 다른 A/D 변환기의 상위 6비트를 그대로 사용하여 전력소모와 스위칭 에너지를 최소화하였다. 두 번째 A/D 변환기는 상위 6비트를 결정하지 않기 때문에 컨트롤 회로와 SAR 로직이 필요하지 않아 면적을 최소화하였다. 또한 스위칭 에너지는 커패시터 용량과 C-DAC 내 전압 변화가 클수록 값이 커지는데 두 번째 A/D 변환기는 상위 6비트를 결정하지 않아 스위칭 에너지를 줄일 수 있다. 또한 커패시터 내 스플릿 커패시터 용량을 유닛 커패시터 용량과 동일하게 회로를 구성하여 C-DAC 내 공정오차를 줄일 수 있다. 제안하는 SAR A/D 변환기는 180nm CMOS 공정을 이용하여 설계하였고, 1.8V의 공급전압, 10MS/s의 변환속도, 10.2비트의 ENOB(Effective Number of Bit)이 측정되었다. 핵심 블록의 면적은 $600{\times}900um^2$, 총 전력소모는 $79.58{\mu}W$, FoM(Figure of Merit)는 6.716fJ/step로 확인할 수 있다.