• 한국재료학회지
• /
• 제15권6호
• /
• pp.413-418
• /
• 2005

Perovskite $Pb(Ni_{1/3}Nb_{2/3})O_3-Pb(Zr,Ti)O_3[PNN-PZT]$ ceramics were synthesized by conventional ceramic processing technique. In order to modify piezoelectric properties for sensor application in this system, NiO addition was considered to provide $Ni^{+2}$ as an acceptor, which was known to occupy with B site in the structure. The effect of NiO addition up to $8\;mol\%$ on the following piezoelectric properties as well as sintering properties was investigated. When NiO added more than $1\;mol\%$, average grain size was decreased and second phase was found to form. Moreover, the second phase caused decrease in relative dielectric constant $(\varepsilon_{33}T/\varepsilon0)$, electro-mechanical coupling factor $(k_p)$, and piezoelectric charge constant $(d_{33})$, while increasing mechanical quality factor $(Q_m)$. When $1\;mol\%$ NiO was added, density, dielectric properties and piezoelectric properties were abruptly increased.

• 한국산학기술학회논문지
• /
• 제21권4호
• /
• pp.596-601
• /
• 2020

SiC는 큰 밴드 갭 에너지를 갖고, 불순물 도핑에 의해 p형 및 n형 전도의 제어가 용이해서 고온용 전자부품소재로 활용이 가능한 재료이다. 따라서 국내 부존 규조토의 고부가가치 활용을 위해 정제 규조토로부터 합성한 β-SiC 분말의 열전물성에 대해 조사하였다. 정제한 규조토 중의 SiO₂ 성분을 카본블랙으로 환원 탄화 반응시켜 β-SiC 분말을 합성하고, 잔존하는 불순물(Fe, Ca 등)을 제거하기 위해서 산처리 공정을 행하였다. 분말의 성형체를 질소 분위기 2000℃에서 1~5시간 소결시켜 n형 SiC 반도체를 제작하였다. 소결시간이 길어짐에 따라 캐리어 농도의 증가 및 입자간의 연결성 향상에 의해 도전율이 향상되었다. 합성 및 산처리한 β-SiC 분말에 내재하는 억셉터형 불순물(Al 등)로 인한 캐리어 보상효과가 도전율 향상에 저해하는 요인으로 나타났다. 소결시간이 증가함에 따라 입자 및 결정 성장과 함께 적층 결함 밀도의 감소에 의해 Seebeck 계수의 절대값이 증가하였다. 본 연구에서의 열전 변환 효율을 반영하는 power factor는 상용 고순도 β-SiC 분말로 제작한 다공질 SiC 반도체에 비해 다소 작게 나타났지만, 산처리 공정을 정밀하게 제어하면 열전물성은 보다 향상될 것으로 판단된다.

• 대한화학회지
• /
• 제50권4호
• /
• pp.315-320
• /
• 2006

도핑된 망간 산화물을 저온 산화환원반응을 통하여 합성하였다. 분말X선 회절분석 결과는 황이 도핑된 화합물이 층상 birnessite 구조로, 그리고 셀레늄 도핑 시료는 터널 -MnO2 구조로 결정화 되어 있음을 나타낸다. 이와 대조적으로 텔루륨이 도핑된 시료는 비정질상으로 잘 발달된 회절 피크를 보이지 않는다. EDS분석으로부터 칼코겐 원소가 망간 산화물 격자 내에 망간원소에 대해 4-7%의 농도로 도핑되었음을 확인하였다. 이들 물질을 이루는 구성원소의 화학결합상태를 X선 흡수 분광분석법 (XAS)을 이용하여 조사하였다. Mn K-흡수단 XAS 결과로부터 +3/+4가 혼합 원자가 상태를 가지는 망간 이온이 산소 팔면체 자리에 안정화 되어 있다는 사실을 확인하였다. Se K-와Te L1-흡수단 XAS 분석 결과는 중성인 Se과 Te 원소가 산화제인 KMnO4와의 반응을 통해 +6가 양이온으로 산화되었음을 보여준다. 결정구조와 망간의 산화상태를 감안하면 이들이 리튬 이차전지용 전극물질로서 응용 가능할 것으로 기대된다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2007년도 추계학술대회 논문집
• /
• pp.279-279
• /
• 2007

비휘발성 메모리 Fe-RAM은 빠른 정보처리 속도와 전원공급이 차단되었을 때도 계속 정보를 유지할 수 있는 비휘발성 특징과 더불어 저전압, 저전력 구동의 장점이 있어서, 차세대 메모리로 많은 주목을 받고 있다. FeRAM에 사용되는 강유전체는 주로 Pb(Zr,Ti)$O_3$가 적용되었는데, 최근에는 비납계 강유전체의 연구도 활발히 이루어지고 있다. 이러한 비납계 강유전체 중에서 가장 특성이 우수한 물질은 $(Bi,La)_4Ti_3O_{12}$ (BLT) 이다. 그런데 BLT는 결정 방향에 따른 강한 이방성의 강유전 특성을 나타내기 때문에 BLT 박막을 이용하여 Fe-RAM 소자 등을 제작하기 위해서는 결정의 방향성을 세심하게 제어하는 것이 매우 중요하다. 지금까지 연구된 BLT 박막의 방향성 조절결과를 보면, BLT 박막을 스핀 코팅 법 (spin coating method)으로 증착하고, 핵생성 열처리 단계를 조절하여 무작위 방향성을 갖는 박막을 제조하는 방법이 일반적이었다. 그런데 이러한 스핀 코팅법에서의 핵생성 단계의 제어는 공정 조건 확보가 너무 어려운 단점이 있다. 이러한 어려움을 극복할 수 있는 대안은 스퍼터링 증착법(sputtering deposition method), PLD (pulsed laser deposition)법 등과 같은 PVD (physical vapor deposition) 법의 증착방법을 적용하는 것이다. PVD 법으로 증착하는 경우에는 이미 박막 내에 무수한 결정핵이 존재하기 때문에 핵생성 단계가 필요가 없게 된다. PVD 증착법의 적용을 위해서는 타겟의 제조 및 평가 실험이 선행되어야 한다. 그런데 벌크 BLT 재료의 소결공정 조건과 전기적 특성에 관한 연구 결과는 거의 발표가 되지 않고 있다. 본 실험에서는 $Bi_2O_3,\;TiO_2,\;La_2O_3,\;Nb_2O_5\;and\;Al_2O_3$ 분말들을 이용하여 최적의 조성을 구하기 위하여 $Nb^{+5}$ 와 $Al^{+3}$을 $Ti^{+4}$ 자리에 소량 치환시켜 제조하였다. 혼합된 분말을 하소 후 pellet 형태로 성형하여 소결을 실시하였다. 시편을 1mm 두께로 연마하고, 양면에 silver 전극을 인쇄하여 전기적 특성을 측정하였다. 측정결과 $Ti^{+4}$ 자리에 $Nb^{+5}$를 치환하여 제조한 시편에서 $2P_r{\sim}31\;{\mu}c/cm^2$정도의 매우 우수한 특성을 얻었다.

• 멤브레인
• /
• 제25권5호
• /
• pp.415-421
• /
• 2015

고상반응법을 이용하여 $SrCo_{0.8}Fe_{0.1}Nb_{0.1}O_{3-{\delta}}$ 조성의 산화물을 합성하였으며, 합성된 분말은 압축 성형 후 $1250^{\circ}C$에서 소결하여 치밀한 세라믹 분리막을 제조하였다. XRD 분석을 통해 단일상의 페롭스카이트 구조를 확인하였다. 산소 분압이 0.21 atm, 측정 온도가 $800{\sim}950^{\circ}C$인 조건하에서 산소투과를 분석한 결과 온도가 증가할수록 산소투과량은 증가하였고, $950^{\circ}C$에서 $1.839mL/min{\cdot}cm^2$로 최대값을 나타내었다. 니오븀(Nb)을 포함한 세라믹 분리막의 상안정성 및 이산화탄소 내성을 확인하기 위하여 $900^{\circ}C$에서 이산화탄소가 500 ppm이 포함된 혼합공기를 이용하여 장기투과 실험을 수행하였다. 이산화탄소에 노출된 $SrCo_{0.8}Fe_{0.1}Nb_{0.1}O_{3-{\delta}}$의 상안정성은 XRD와 TG로 분석하였다. 분석 결과, 이산화탄소에 노출된 $SrCo_{0.8}Fe_{0.1}Nb_{0.1}O_{3-{\delta}}$ 조성의 경우 약 8%의 $SrCO_3$가 생성되었으나, 이 수준의 $SrCO_3$ 생성량은 분리막의 산소투과도에 큰 영향을 주지 않는 것을 확인하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2009년도 제38회 동계학술대회 초록집
• /
• pp.456-456
• /
• 2010

CMOS 소자가 서브마이크론($0.1\;{\mu}m$) 이하로 스케일다운 되면서 단채널 효과(short channel effect), 게이트 산화막(gate oxide)의 누설전류(leakage current)의 증가와 높은 직렬저항(series resistance) 등의 문제가 발생한다. CMOS 소자의 구동전류(drive current)를 높이고, 단채널 효과를 줄이기 위한 가장 효율적인 방법은 소스 및 드레인의 얕은 접합(shallow junction) 형성과 직렬 저항을 줄이는 것이다. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있다. 그리고 얕은 접합을 형성하기 위해 주입된 불순물의 활성화와 확산을 위해 후속 열처리 공정은 높은 온도에서 짧은 시간 열처리하여 불순물 물질의 활성화를 높여주면서 열처리로 인한 접합 깊이를 얕게 해야 한다. 그러나 접합의 깊이가 줄어듦에 따라서 소스 및 드레인의 표면 저항(sheet resistance)과 접촉저항(contact resistance)이 급격하게 증가하는 문제점이 있다. 이러한 표면저항과 접촉저항을 줄이기 위한 방안으로 실리사이드 박막(silicide thin film)을 형성하는 방법이 사용되고 있다. 본 논문에서는 (100) p-type 웨이퍼 He(90 %) 가스로 희석된 $PH_3$(10 %) 가스를 사용하여 플라즈마 도핑을 실시하였다. 10 mTorr의 압력에서 200 W RF 파워를 인가하여 플라즈마를 생성하였고 도핑은 바이어스 전압 -1 kV에서 60 초 동안 실시하였다. 얕은 접합을 형성하기 위한 불순물의 활성화는 ArF(193 nm) excimer laser를 통해 $460\;mJ/cm^2$의 에니지로 열처리를 실시하였다. 그리고 낮은 접촉비저항과 표면저항을 얻기 위해 metal sputter를 통해 TiN/Ti를 $800/400\;{\AA}$ 증착하고 metal RTP를 사용하여 실리사이드 형성 온도를 $650{\sim}800^{\circ}C$까지 60 초 동안 열처리를 실시하여 $TiSi_2$ 박막을 형성하였다. 그리고 $TiSi_2$의 두께를 측정하기 위해 TEM(Transmission Electron Microscopy)을 측정하였다. 화학적 결합상태를 분석하기 위해 XPS(X-ray photoelectronic)와 XRD(X-ray diffraction)를 측정하였다. 접촉비저항, 접촉저항과 표면저항을 분석하기 위해 TLM(Transfer Length Method) 패턴을 제작하여 I-V 특성을 측정하였다. TEM 측정결과 $TiSi_2$의 두께는 약 $580{\AA}$ 정도이고 morphology는 안정적이고 실리사이드 집괴 현상은 발견되지 않았다. XPS와 XRD 분석결과 실리사이드 형성 온도가 $700^{\circ}C$에서 C54 형태의 $TiSi_2$ 박막이 형성되었고 가장 낮은 접촉비저항과 접촉저항 값을 가진다.

• 방사선산업학회지
• /
• 제6권1호
• /
• pp.31-40
• /
• 2012

There are two methods to fabricate the readout electronic to a large-area CMOS image sensor (LACIS). One is to design and manufacture the sensor part and signal processing electronics in a single chip and the other is to integrate both parts with bump bonding or wire bonding after manufacturing both parts separately. The latter method has an advantage of the high yield because the optimized and specialized fabrication process can be chosen in designing and manufacturing each part. In this paper, LACIS chip, that is optimized design for the latter method of fabrication, is presented. The LACIS chip consists of a 3-TR pixel photodiode array, row driver (or called as a gate driver) circuit, and bonding pads to the external readout ICs. Among 4 types of the photodiode structure available in a standard CMOS process, $N_{photo}/P_{epi}$ type photodiode showed the highest quantum efficiency in the simulation study, though it requires one additional mask to control the doping concentration of $N_{photo}$ layer. The optimized channel widths and lengths of 3 pixel transistors are also determined by simulation. The select transistor is not significantly affected by channel length and width. But source follower transistor is strongly influenced by length and width. In row driver, to reduce signal time delay by high capacitance at output node, three stage inverter drivers are used. And channel width of the inverter driver increases gradually in each step. The sensor has very long metal wire that is about 170 mm. The repeater consisted of inverters is applied proper amount of pixel rows. It can help to reduce the long metal-line delay.

• 한국산학기술학회논문지
• /
• 제20권3호
• /
• pp.29-34
• /
• 2019

SiC는 큰 에너지 밴드 갭을 갖고, 불순물 도핑에 의해 p형 및 n형 전도의 제어가 용이해서 고온용 전자부품 소재로 활용이 가능한 재료이다. 특히 $N_2$ 분위기, $2000^{\circ}C$에서 ${\beta}-SiC$ 분말로부터 제조한 다공질 n형 SiC 반도체의 경우, $800{\sim}1000^{\circ}C$에서의 도전율 값이 단결정 SiC와 비교해서 비슷하거나 오히려 높은 값을 나타내었으며, 반면에 열전도율은 치밀한 SiC 세라믹스와 비교시 1/10~1/30 정도로 낮은 값을 나타내었다. 본 연구에서는 소결온도를 낮추기 위해 n형 ${\beta}-SiC$에 함침 시킨 polycarbosilane (PCS)의 열분해에 의한 반응소결 공정 ($1400{\sim}1600^{\circ}C$)으로 다공질 소결체를 제작하였다. 함침 및 소결공정($N_2$ 분위기, $1600^{\circ}C$, 3시간)을 반복함에 따라 상대밀도는 크게 증가하지 않았지만 Seebeck 계수 및 도전율은 크게 증가하였다. 본 연구에서의 열전변환 효율을 반영하는 power factor는 고온에서 상압소결 공정으로 제작한 다공질 SiC 반도체에 비해 1/100~1/10 정도 작게 나타났지만, 미세구조 및 캐리어 밀도를 정밀하게 제어하면, 본 연구에서의 반응소결 공정으로 제작한 SiC 반도체의 열전물성은 크게 향상될 것으로 판단된다.

• 한국산학기술학회논문지
• /
• 제20권6호
• /
• pp.14-18
• /
• 2019

반도체의 전도성은 주로 케리어에 의해서 결정된다. 전도성이 높아지려면 케리어의 수가 많고 에너지 내의 트랩 준위를 만들어서 케리어들이 낮은 에너지로도 금지대역을 넘어설수 있도록 하는 도핑기법을 주로 사용한다. 케리어들은 결정질 결합구조를 갖으며, 계면불일치에 의하여 전도성이 떨어지는 경향도 있지만 대체적으로 고농도 도핑은 이동도를 높이는 대표적인 방법에 속한다. 하지만 비정질 결합구조에서도 전도성이 높아지는 현상이 나타나며, 본 연구에서는 트래핑현상과는 다른 터널링 현상에 의한 공간전하제한 전류가 흐르면서 전도성이 향상되고 이동도가 높아지는 현상에 대하여 관찰하였다. 비정질구조에서는 케리어수가 낮고 저항이 높아지며, 커패시턴스의 on/off 특성이 향상되면서 이동도가 높아지는 것을 확인하였다. ZTO 박막은 150도에서 열처리한 경우 커패시턴스의 on/off 특성이 향상되었으며, 충전과 방전하는 실험에서는, 충전과 방전되는 형상에 있어서 시간차이가 있었으며, n형과 p형의 구분이 없었으며, 공핍층과 같은 비정질 결합구조를 보여주었다. 비정질 결합구조는 전위장벽으로 볼 수 있으며, 전위장벽은 공간전하제한전류가 흐르게 되는 원천이기도 하며, 터널링현상에 의한 전도현상이 나타나는 원인이 된다. 따라서 비정질구조에서 이동도가 증가하는 현상이 나타났으며, 케리어가 희박함에도 불구하고 전도성이 증가하는 것을 확인하였다.