• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1225_1226
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• 2009

유리 기판 상에 이중 게이트 절연막을 가지는 우수한 특성의 P형 엑시머 레이저 어닐링 (ELA) 다결정 실리콘 박막 트랜지스터를 제작하였다. 그리고 P형 짧은 채널 ELA 다결정 실리콘 박막 트랜지스터의 오프 상태 스트레스 하에서의 전기적 특성을 분석하였다. 스트레스하에서 긴 채널에서의 문턱 전압은 양의 방향으로 거의 이동하지 않는 (${\Delta}V_{TH}$ = 0.116V) 반면, 짧은 채널 박막 트랜지스터의 문턱 전압은 양의 방향으로 상당히 이동 (${\Delta}V_{TH}$ = 2.718V)하는 것을 확인할 수 있었다. 이런 짧은 채널 박막 트랜지스터에서 문턱 전압의 양의 이동은 다결정 실리콘 막과 게이트 산화막 사이의 계면에서의 전자 트랩핑 때문이다. 또한, 박막 트랜지스터의 누설 전류는 오프 상태 스트레스 하에서의 채널 영역의 홀 전하로 인하여 온 전류 수준을 감소시키지 않고 억제될 수 있었다. C-V 측정 결과는 계면의 전자 트랩핑이 드레인 접합 영역부근에서 발생한다는 것을 나타낸다.

• 한국진공학회지
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• 제4권3호
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• pp.313-318
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• 1995

비정질실리콘의 고상결정화 및 다결정실리콘의 열상화를 포함한 고온공정으로 제작한 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 연구하였다. 제작된 소자의 전계효과이동도는 60$ extrm{cm}^2$/V.s 이상, 서브트레시홀드 수윙은 0.65 V/decade 이하로 전기적 특성이 매우 우수하다. 그러나, 소자의 문턱전압이 음게이트전압으로 크게 치우쳐 있으며 n-채널과 p-채널 소자간의 서브트레시홀드 특성이 크게 다르다. 열성장된 게이트 산화막을 가진 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 다결정실리콘 활성층내의 트랩과, 게이트산화막과 다결정실리콘 사이의 계면 고정전하를 이용하여 모델링하였다. 시뮬레이션을 통하여 제안된 다결정실리콘의 트랩모델이 실험결과를 잘 설명할 수 있음을 확인하였다.

• 한국전자통신학회논문지
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• 제9권3호
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• pp.279-284
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• 2014

본 논문에서는 p-채널 저온 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 새로운 OLED 화소회로를 제안하였다. 제안한 5-TFT OLED 화소회로는 4개의 스위칭 박막 트랜지스터, 1개의 OLED 구동 박막 트랜지스터 및 1개의 정전용량으로 구성되어 있다. 제안한 화소회로의 한 프레임은 초기화 구간, 문턱전압 감지 및 데이터 기입 구간, 데이터 유지 구간 및 발광 구간으로 나누어진다. SmartSpice 시뮬레이션 결과, 구동 트랜지스터의 문턱전압이 ${\pm}0.25V$ 변동 시 최대 OLED 전류의 오차율은 -4.06%이였고 구동 트랜지스터의 문턱전압이 ${\pm}0.50V$ 변동 시 최대 OLED 전류의 오차율은 9.74%였다. 따라서 제안한 5T1C 화소회로는 p-채널 다결정 실리콘 박막 트랜지스터의 문턱전압 변동에 둔감하여 균일한 OLED 전류를 공급함을 확인하였다.

• 전자공학회논문지D
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• 제35D권12호
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• pp.53-58
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• 1998

다결정 실리콘 박막 트랜지스터를 이용한 회로의 성능 향상을 위하여 새로운 구조의 4-terminal buried channel poly-Si TFT(BCTFT)를 설계하고 제작하였다. BCTFT는 moderate 도핑이 된 buried channel을 이용하므로 기존의 다결정 실리콘 TFT보다 ON-전류와 전계 효과 이동도가 n-형과 p-형 소자 각각 5배와 10배 향상되었다. BCTFT는 moderate 도핑된 buried 채널과 counter 도핑된 body 사이의 junction 공핍에 의하여 캐리어의 이동이 억제 되므로 OFF-전류가 증가하지 않았다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 추계학술대회 논문집 전기물성,응용부문
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• pp.84-86
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• 2005

본 논문에서는 역 방향 전하공핍(reverse bias depletion)을 적용한 새로운 구조의 다결정 실리콘 박막 트랜지스터(poly-Si TFT)를 제안한다. 제안된 소자는 kink 전류 억제를 목적으로 counter-doped(p+) 영역이 채널 내로 확장되어 유효채널 폭을 감소시키는 구조이다. 감소된 채널 폭에 의하여 포화 영역의 채널 내 저항이 증가하고, 훌 전류를 통하여 kink 효과가 억제된다. 제작된 새로운 poly-Si TFT는 기존의 소자에 비해 효과적으로 kink 전류를 억제할 수 있음을 실험을 통해 검증하였다.

• 전자공학회논문지D
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• 제35D권12호
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• pp.68-74
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• 1998

본 논문에서는 electron cyclotron resonance (ECR) N₂O-플라즈마 산화막을 게이트 산화막으로 사용한 다결정 실리콘 박막 트랜지스터 (TFT)의 성능과 단채널 특성에 대하여 연구하였다. ECR NE₂O-플라즈마 게이트 산화막을 사용한 소자는 열산화막을 이용한 경우에 비해 우수한 성능과 억제된 단채널 효과를 나타낸다. 얇은 ECR N2O-플라즈마 산화막을 사용하여 n채널 TFT의 경우 3 ㎛, p채널 TFT의 경우 1㎛ 게이트 길이까지 문턱 전압 감소가 없는 소자를 얻었다. 이러한 특성 향상은 부드러운 계면, passivation 효과, 그리고 계면과 박막 내부에 존재하는 강한 Si ≡ N 결합 등에 기인한다.

• 한국전기전자재료학회논문지
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• 제24권5호
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• pp.364-369
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• 2011

Analyzing electrical degradation of polycrystalline silicon transistor to applicable at several environment is very important issue. In this research, after fabricating p channel poly crystalline silicon TFT (thin film transistor) electrical characteristics were compare and analized that changed by gate bias with first measurement. As a result on and off current was reduced by variation of gate bias and especially re duce ratio of off current was reduced by $7.1{\times}10^1$. On/off current ratio, threshold voltage and electron mobility increased. Also, when channel length gets shorter on/off current ratio was increased more and thresh old voltage increased less. It was cause due to electron trap and de-trap to gate silicon oxide by variation of gate bias.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2002-2007
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• 1999

본 논문에서는 유리기판 위에 고상결정화(SPC)로 제작된 n-채널 다결정 박막 트랜지스터(poly-Si TFT's)에 대해 전류-전압 특성, 이동도, 누설전류, 문턱전압, 그리고 부임계 기울기 등과 같은 전기적 특성을 측정함으로서 대면적, 고밀도 TFT-LCD에의 적용 가능성을 조사하였다. 채널 길이가 각각 2, 10, 25$\mu\textrm{m}$로 제작된 n-채널 poly-Si TFT에서, 전계 효과 이동도는 각각 11, 125, 116 $\textrm{cm}^2$/V-s이었으며, 누설전류는 각각 0.6, 0.1, 0.02 pA/$\mu\textrm{m}$로 나타났다. 또한 낮은 문턱전압과 q임계 기울기 그리고 양호한 ON-OFF ratio이 나타났다. 따라서, SPC로 제작된 poly-Si TFT는 대형유리기판에 디스플레이 패널과 구동시스템을 동시에 집적하는 대면적, 고밀도 TFT-LCD에 적용 가능한 것으로 판단된다.

• 한국전기전자재료학회논문지
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• 제14권11호
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• pp.869-873
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• 2001

The effects of alternate bias stress on p-channel poly-Si TFT\`s has been systematically investigated. We alternately applied positive and negative bias stress on p-channel poly-Si TFT\`s, device Performance(V$\_$th/, g$\_$m/, leakage current, S-slope) are alternately appeared to be increasing and decreasing. It has been shown that device performance degrade under the negative bias stress while improve under the positive bias stress. This effects have been related to the hot carrier injection into the gate oxide rather than the generation of defect states within the poly-Si/SiO$_2$ interface under alternate bias stress.