• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 E
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• pp.2143-2145
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• 1999

Measurements of wind noise, generated by High-voltage overhead transmission lines placed in a uniform flow are carried out in the Anechoic windtunnel. High-voltage overhead transmission lines generates audible wind noise, which cause a serious environment problem. Accordingly, wind noise has become one of major concerns for design engineers and operations personnel. In the present research, tests were mainly performed with various configuration of transmission line with spiral wires. Remarkable noise reduction was observed for some of the spiral transmission lines, compared with the noise generated without the spiral wire.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제12권11호
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• pp.5304-5322
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• 2018

Since designing a feedback topology is a practical way to implement interference alignment at reduced cost of channel state information (CSI) feedback, six feedback topologies have been presented in prior works for a K-user multiple-input multiple-output interference channel. To fully reveal the potential benefits of the feedback topology in terms of the saving of CSI overhead, we propose a new feedback topology in this paper. By efficiently performing dimensionality-decreasing at the transmitter side and aligning interference signals at a subset of receivers, we show that the proposed feedback topology obtains substantial reduction of feedback cost over the existing six feedback designs under the same antenna configuration.

• 생물환경조절학회지
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• 제15권2호
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• pp.156-161
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• 2006

토마토 초장의 경우 심층수처리는 대조구에 비해 두상관수는 50%, 저면관수는 58% 감소하였고, 표층수 처리구에서는 두상관수는 49%, 저면관수는 56% 감소하였으며, NaCl 처리구에서는 두상관수는 47%, 저면관수는 57%감소하여 저면관수 처리방법이 도장억제에 더 효과적이었다. 지상부 생체중의 경우 두상관수보다 저면관수에서 더 감소하는 경향을 보였으나 뚜렷한 차이가 나타나지 않았다. 지하부 생체중 대조구에 비하여 두상관수는 38%정도 감소한 반면 저면관수는 49% 정도 감소하여, 저면관수에 의해 생육이 현저히 억제되는 결과를 보였다. 지상부와 지하부의 건물중은 생체중과 비슷한 경향을 나타냈다. 이와 같은 결과는 염에 의한 뿌리생육의 저하 때문인 것으로 판단된다. 경경은 대조구에 비해 감소하였지만 처리 방법 간에 뚜렷한 차이를 보이지는 않았다. T/R률에 비추어 보면 두상관수 처리에서 묘소질이 더 뛰어났으나, 묘의 충실도(compactness)는 처리구간 차이는 나타나지 않았다. 토마토의 경우 초장의 억제정도나 묘의 충실도에 비춰보아 저면관수 방법이 도장억제에 더 효과적이라 사료된다. 오이의 경우 처리 농도의 증가에 따라 초장, 생체중, 건물중, 경경, 엽면적이 감소하였다. 저면관수가 두상관수에 비해 도장억제 효과와, 생육억제가 좀 더 뚜렷이 나타나기는 하였으나 두 처리간의 유의적 차이는 나타나지 않았다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.61-68
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• 2004

오늘날 모든 칩들에는 보드레벨 테스트를 위한 IEEE 1149.1 TAP 컨트롤러가 설계되어 내장된다. 하지만 최근에는 보드레벨 테스트뿐만 아니라 기능적 목적을 위해서 TAP 컨트롤러가 내장되는 경우도 다수 존재한다. 따라서 이러한 IEEE 1149.1 TAP 컨트롤러 회로를 테스트하고 모니터링 할 수 있는 동시 에러 검출 (CED: Concurrent Error Detection) 테스트 기법이 개발되었다. 본 논문에서는 기존에 제안된 여러 종류의 CED 테스트 기법을 IEEE 1149.1 TAP 컨트롤러에 적용하여 최적의 면적 오버헤드를 구현하는 기법에 대해 연구한다. 중복 기법과 패리티 예측 기법, 그리고 혼합 기법을 각각 연구하였으며, 혼합기법이 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 가장 적합한 CED 기법임을 실험을 통하여 알 수 있었다. 따라서 혼합기법은 앞으로 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 널리 사용될 수 있을 것이다. 또한 본 논문에서는 기존에 제안된 기법을 더욱 향상시켜 TAP 컨트롤러를 테스트하는 데에 소요되는 면적 오버헤드를 최소화 시켰다.

• 대한임베디드공학회논문지
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• 제14권2호
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• pp.87-96
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• 2019

Low power issue is one of the most critical problems in the Internet of Things (IoT), which are powered by battery. To solve this problem, various approaches have been presented so far. In this paper, we propose a method to reduce the power consumption by reducing the numbers of accesses into the flash memory consuming a large amount of power for on-chip software execution. Our approach is based on using cooperative logging structure to distribute the sampling overhead in single sensor node to adjacent nodes in case of rare-event applications. The proposed algorithm to identify event occurrence is newly introduced with negative feedback method by observing difference between past data and recent data coming from the sensor. When an event with need of flash access is determined, the proposed approach only allows access to write the sampled data in flash memory. The proposed event detection algorithm (EDA) result in 30% reduction of power consumption compared to the conventional flash write scheme for all cases of event. The sampled data from the sensor is first traced into the random access memory (RAM), and write access to the flash memory is delayed until the page buffer of the on-chip flash memory controller in the micro controller unit (MCU) is full of the numbers of the traced data, thereby reducing the frequency of accessing flash memory. This technique additionally reduces power consumption by 40% compared to flash-write all data. By sharing the sampling information via LoRa channel, the overhead in sampling data is distributed, to reduce the sampling load on each node, so that the 66% reduction of total power consumption is achieved in several IoT edge nodes by removing the sampling operation of duplicated data.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.73-82
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• 2005

스캔 테스트를 위한 테스트 데이터의 양과 파워 소모는 SoC 테스트에서의 최근의 직면한 가장 큰 문제들이다. 따라서 본 논문에서는 저전력 테스트를 고려한 새로운 테스트 데이터 압축 방법을 제안한다. 제안하는 압축 방법은 테스트 데이터 압축을 위해 압축율, 전력 소모 감소율과 하드웨어 오버헤드를 고려하여 최대 효율을 가지도록 하는데 기초하고 있다. 압축율과 전력 감소율을 높이기 위해서 본 논문에서는 IR (Input Reduction) 기법과 MSCIR (Modified Statistical Code using Input Reduction) 압축 코드을 사용하며, 뿐만아니라 이를 위한 사전 작업인 새로운 스캔 플립플롭 순서 재조합 기법 및 테스트 패턴 순서 재조합 방법을 제안한다. 기존의 연구와는 달리 CSR 구조를 사용하지 않고 원래의 테스트 데이터 $T_D$를 사용하여 압축하는 방법을 사용한다. 이렇게 함으로써 제안하는 압축 방법은 기존의 연구에 비해 훨씬 높은 압축율을 가지며 낮은 하드웨어 오버헤드의 디컴프레션 구조와 적은 전력 소모를 가진다. ISCAS '89 벤치 회로에 대찬 기존의 연구와의 비교로서 그 결과를 알 수 있다.

• 대한전자공학회논문지
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• 제14권6호
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• pp.6-9
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• 1977

범용의 컴퓨터언어틀 정의하고 이 언어의 수행에 적합한 컴퓨터 architecture를 계시하였다. 이 architecture는 마이크로프로그램기법을 이용하며 이의 특징은 마이크로모듈 swapping의 필요성을 줄이므로서 이에 소용되는 시간을 절약할 수 있는 점과, 원하는 마이코로모듈이 제어 기억장치에 부재시에도 프로그램 수행이 가능한 점이다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
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• pp.539-539
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• 2006

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.477-480
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• 2003

Packet losses in the Internet can dramatically degrade quality of multimedia streams. Forward Error Correction (FEC) is one of the best methods that can protect data from packet erasures by means of sending additional redundant information. Proposed control algorithm provides the possibility of receiving real-time multimedia streams of given quality wifth minimal traffic overhead. The traffic optimization is reached by adjusting packet size as well as block code parameters. Calculations and simulation results show that for non-bursty network conditions traffic optimization can lead to more than 50% bandwidth reduction.

• 전자공학회논문지A
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• 제30A권1호
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• pp.8-15
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• 1993

A concrete disign of memory circuit is presented aiming at the application of sliding diagonal test patterns. A modification of sliding diagonal test pattern includes the complexity reduction from O(n$^{32}$) to O(n) using parallel test memory concept. The control circuit design was based on delay-element, and verified via logic and circuit simulation. Area overhead was evaluated based on physical layout using a 0.7 micron design rule resulting in about 1% area increase for a typical 16Mbit DRAM.