• 반도체디스플레이기술학회지
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• 제10권4호
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• pp.7-13
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• 2011

In this paper, the IC(Integrated Circuit) for multi-channel synchronous communication was designed by using FPGA and VHDL language. The existing chips for synchronous communication that has been used commercially are composed for one to two channels. Therefore, when communication system with three channels or more is made, the cost becomes high and it becomes complicated for communication system to be realized and also has very little buffer, load that is placed into Microprocessor increases heavily in case of high speed communication or transmission of high-capacity data. The designed IC was improved the function and performance of communication system and reduced costs by designing 8 synchronous communication channels with only one IC, and it has the size of transmitter/receiver buffer with 1024 bytes respectively and consequently high speed communication became possible. It was designed with a communication signal of a form various encoding. To detect errors of communications, the CRC-ITU-T logic and channel MUX logic was designed with hardware logics so that the malfunction can be prevented and errors can be detected more easily and input/output port regarding each communication channel can be used flexibly and consequently the reliability of system was improved. In order to show the performance of designed IC, the test was conducted successfully in Quartus simulation and experiment and the excellence was compared with the 85C3016VSC of ZILOG company that are used widely as chips for synchronous communication.

• The Journal of the Acoustical Society of Korea
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• 제14권2E호
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• pp.57-64
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• 1995

본 연구에서는 천해환경에서 저주파 음향신호의 신경회로망에 기초한 식별시스템 적용 가능성을 살펴 본다. 220 Hz 주파수에서 도플러 변이와 주파수 확산 효과를 추정한 결과 시간에 따라서 2 Hz 이하의 변화를 보인다. 이러한 주파수의 작은 변화는 신경회로망에 기초한 식별시스템이 단지 토널 주파수 정보만으로도 신호의 식별을 가능하게 한다. 신경회로망은 모두 4개의 층으로 이뤄져 있으며, 입력과 출력 처리요소는 각각 60개와 4개로 구성되어 있다. 주파수 200-250 Hz 대역에서 실측한 토널 신호를 신경회로망에 기초한 식별시스템에 입력시킨 결과 순간적인 프레임의 경우에 대해서는 67% 이상, 그리고 연속되는 5개의 프레임을 평균한 경우에 대해서는 91% 이상의 신호를 식별할 수 있다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.493-502
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• 2001

기존의 논리 테스팅에 비하여 여러 가지 장점을 가지는 전류 테스팅을 위하여 새로운 내장형 전류 감지 회로를 설계하였다. 본 논문에서 제안된 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 전류와 인버터의 전류 발생 특성에 의해 복사되어진 전류를 비교함으로서 시험 대상 회로의 고장 존재 여부를 감지하여 Pass/Fail 신호로 발생시킨다. 설계된 회로는 차동 증폭 형태의 증폭기와 비교기로 이루어져 있으며, 시험 대상 회로의 전류를 복사해 내기 위한 인버터를 포함하고 있어서 총 10개의 트랜지스터와 3개의 인버터를 사용한다. 본 논문에서 제안된 내장형 전류 감지 회로는 고장 테스트를 위하여 별도의 클럭을 사용하지 않는다. 또한 모드 선택이 필요하지 않아 on-line 테스팅이 가능하며, Pass/Fail 신호를 칩의 외부로 전달하는 출력단자 하나를 제외하고는 별도의 제어단자가 필요하지 않은 장점을 가진다. HSPICE를 사용한 컴퓨터 모의 실험을 통하여 시험 대상 회로에 삽입된 고장을 정확하게 검출해 낼 수 있음을 확인하였다. 제안된 내장형 전류 감지 회로가 칩의 전체 면적에서 차지하는 면적소모는 8×8 병렬 승산기를 시험 대상 회로로 사용한 경우에 약 4.34 %로 매우 작아서 내장형 전류 감지회로에 의한 면적 소모에 대한 부담은 거의 없는 것으로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.13-22
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• 2010

Independent-Gate-Mode Double-Gate(IGM-DG) MOSFET은 기존의 bulk-MOSFET에 비해 향상된 채널 제어능력을 가지며, front-게이트와 back-게이트를 서로 다른 전압으로 구동가능하다는 이점을 가진다. 따라서, 이를 이용한 회로설계는 4-terminal의 자유도를 이용함으로써 회로성능의 향상 뿐 아니라 집적도 향상을 기대할 수 있다. 본 논문에서는 IGM-DG MOSFET의 장점을 이용하여 TIA, feedforward LA, 및 OB로 구성된 15Gb/s 광수신기를 설계하고, HSPICE 시뮬레이션을 통한 회로성능 검증 및 외부환경과 소자의 특성변화에 따른 안정성을 검증하였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.35-40
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• 2012

이 논문은 3~5 GHz의 동작 주파수 대역을 지닌 임펄스 래디오 저전력 거리탐지용 송신기 설계에 관한 연구이다. 제안하는 송신기는 $0.13{\mu}m$ CMOS 공정을 이용하여 모든 부분을 간단한 디지털 로직으로 설계함으로써 회로 구현의 복잡도를 줄이고 낮은 전력 소모를 지닌다. 특히, UWB의 낮은 대역에서 기존의 무선 통신과의 간섭을 회피하기 위하여 중심 주파수 조절이 가능하도록 전압으로 지연 시간을 조절할 수 있는 지연 회로를 통해 주파수 변환을 적용하였다. 본 논문에서 제안하는 송신기는 1.2 V 공급 전압으로부터 10pJ/b 만의 에너지를 소모하며, 모의 실험 결과 3~5 GHz UWB 대역에서 3.3 GHz에서 4.3 GHz까지 중심 주파수 조절이 가능하며, 출력 파워는 최대 -51 dBm/MHz를 지니며, FCC 규제를 만족한다.

• 반도체디스플레이기술학회지
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• 제10권3호
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• pp.1-6
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• 2011

In this paper, the IC(Integrated Circuit) for multi-channel synchronous communication was designed by using FPGA and VHDL language. The existing chips for synchronous communication that has been used commercially are composed for one to two channels. Therefore, when communication system with three channels or more is made, the cost becomes high and it becomes complicated for communication system to be realized and also has very little buffer, load that is placed into Microprocessor increases heavily in case of high speed communication or transmission of high-capacity data. The designed IC was improved the function and performance of communication system and reduced costs by designing 8 synchronous communication channels with only one IC, and it has the size of transmitter/receiver buffer with 1024 bytes respectively and consequently high speed communication became possible. It was designed with a communication signal of a form various encoding. To detect errors of communications, the CRC-ITU-T logic and channel MUX logic was designed with hardware logics so that the malfunction can be prevented and errors can be detected more easily and input/output port regarding each communication channel can be used flexibly and consequently the reliability of system was improved. In order to show the performance of designed IC, the test was conducted successfully in Quartus simulation and experiment and the excellence was compared with the 85C3016VSC of ZILOG company that are used widely as chips for synchronous communication.

• 대한전자공학회논문지TC
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• 제38권4호
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• pp.1-10
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• 2001

W-CDMA 시스템에서 각 셀마다 고유하게 할당된 스크램블링 부호의 신속한 획득을 위해 3 단계 셀 탐색 기법의 사용이 고려되어 왔다. 본 논문에서는 레일리 페이딩 채널에서 초기 셀 탐색 기법의 성능을 해석한다. 셀 탐색 방법에 대한 시스템 파라미터와 수신기의 설계 파라미터의 영향을 고찰한다. 각 단계마다 검파 확률과 실패 확률, 오경보 확률을 CDMA 넌코히런트 복조기 출력의 통계량을 근거로 하여 closed form으로 유도하였다. 해석을 통해 각 단계의 임계값과 사후 검파 적분의 효과를 고찰하였으며, 동기 채널들에 대한 최적의 전력비를 고찰하였다. 각 단계에 대한 사후 검파 적분의 횟수는 수신기에 대한 설계 파라미터이며, 그 최적값은 셀 탐색을 위한 채널의 전력 할당비 뿐 아니라 오경보 패널티 시간 등에 의존한다. 이들 파라미터의 최적값을 얻기 위해 본 논문의 해석이 사용될 수 있음을 보인다. 또한 해석을 통해 평균 셀 탐색 시간의 누적 확률 분포를 얻는다.

• 한국정보과학회논문지:시스템및이론
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• 제29권10호
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• pp.550-560
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• 2002

병렬 외부정렬을 클러스터형 분산 컴퓨터에서 실행하는 경우에는 순수하게 주메모리에서 부분적인 정렬과 머지를 위해 실행되는 과정(순수 계산)뿐만 아니라 디스크로부터의 입출력 과정 및 각 노드들간의 데이타 교환에 따르는 통신과정을 적절히 배치, 설계함이 필요하다. 그 주된 이유는 전체 수행시간이 순수 계산시판보다는 디스크 입출력에 소요되는 시간 및 통신의 소요시간의 비중이 크기 때문이다. 본 연구에서는 저속 네트웍 PC 클러스터를 계산도구로 하여 단위시간당 정렬 자료규모를 최대화함을 목표로 하여, 알고리즘적인 최적화를 통해서, 즉, 정렬 도중 통신과정에서 발생하는 지체시간을 최소화하여 전체적인 통신 성능을 높이고, 디스크 입출력 작업은 전송 규모와 횟수를 조절하여 계산과 통신작업등과의 중첩정도를 극대화시켜 외부정렬의 성능을 개선하였다. 실험 결과 새 알고리즘이 기존의 NOW-sort 알고리즘[1]에 비해서 동일한 PC 클러스터 경에서 최대 45% 정도까지 실행시간을 단축시킬 수 있고, 확장성 면에 있어서도 더 우수한 것을 확인하였다.

• 한국위성정보통신학회논문지
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• 제7권2호
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• pp.97-103
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• 2012

본 논문에서는 MIMO(Multi Input Multi Output) 시스템을 위한 적응형 검색범위 기반 복잡도 감소 QRD-M 기법을 제안한다. 기존의 fixed QRD-M 기법은 각 단계에서 survivor path들을 현 단계의 모든 가능한 성상도 심벌들로 확장하여 그 중 가장 작은 path metric을 가지는 M개를 선택한다. 성능의 저하를 최소화 하기 위해서는 큰 값의 M을 사용해야 하지만, 계산양 또한 증가하는 단점을 가진다. 이러한 단점을 보완하기 위해 측정된 평균 잡음 전력 값에 따라 survivor path의 개수나, 검색 범위를 적절히 조절하는 기법들이 제안되었다. 하지만 이 기법들에 채널 상태를 판별하기 위해 사용된 지표는 평균 잡음 전력 정보이므로 잡음 전력 값이 순간적으로 크게 변하는 경우 성능 저하를 가져올 수 있다. 제안된 기법에서는 수신 심벌 벡터와 QRD에 의해 임시적으로 추정된 심벌 벡터와의 Euclidean distance와 채널 행렬의 대각성분을 이용하여 순시적인 채널 정보를 추정하여 검색 범위를 적절히 조절하므로 기존의 기법의 단점을 보완한다. 실험 결과에서는 제안된 기법이 MLD(Maximum Likelihood Detection)의 성능에 근접하면서, 동일한 성능을 가지는 기존의 QRD-M 기법들에 비해 확연히 작은 복잡도를 가지는 것을 보인다.

• 한국산학기술학회논문지
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• 제11권7호
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• pp.2406-2419
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• 2010

본 연구는 의료기관평가점수의 유용성을 높이기 위한 목적으로 수행되어 2004년부터 2008년까지 공시된 의료기관평가점수를 바탕으로 효율성지표를 이용해 환산지수를 추정하는 모형을 구축하였다. 의료기관평가영역별로 부여된 다양한 평가항목점수를 AHP를 통해 축약하고 이를 DEA_AR모형에 사용함으로써 추가적인 정보를 제공하는 유용한 예측모형을 구성할 수 있었다. 의료기관평가점수와 신임병원자료, 건강보험공단 자료를 연결해 분석 가능한 자료를 생성하고 DEA, 요인분석, 일반 선형모형을 이용해 환산지수, 효율성, 환산지수와 효율성을 결합하는 모형을 제시하였다. 개별 병원의 투입물과 산출물 뿐 만 아니라 의료기관평가점수, 종별구분, 지역별 분포 등이 환산지수의 영향변수로 파악되었다. 따라서 본 연구에서 제시된 AHP와 DEA_AR을 기반으로 한 효율성지표를 사용해 환산지수를 구하고 이를 수가계약에 활용함으로써 보건의료에 기여할 것으로 판단된다.