• 제목/요약/키워드: multi-level-cell memories

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다중셀 낸드 플래시 메모리의 3셀 CCI 모델과 이를 이용한 에러 정정 알고리듬 (A 3-cell CCI(Cell-to-Cell Interference) model and error correction algorithm for Multi-level cell NAND Flash Memories)

  • 정진호;김시호
    • 대한전자공학회논문지SD
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    • 제48권10호
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    • pp.25-32
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    • 2011
  • MLC NAND flash memory에서 cell간의 기생 커패시턴스 커플링으로 인해 발생하는 CCI에 의한 data error를 개선하기 위한 알고리듬을 제안하였다. 종래의 victim cell 주변 8-cell model보다 에러보정 알고리듬에 적용이 용이한 3-cell model을 제시하였다. 3-cell CCI model의 성능을 입증하기 위해 30nm와 20nm급 공정의 MLC NAND flash memory의 data분포를 분석하여, 주변 cell의 data pattern에 의한 victim cell의 Vth shift관계를 확인하였다. 측정된 Vth분포 data에 MatLab을 이용하여 제안된 알고리듬을 적용하는 경우 BER이 LSB에서는 28.9%, MSB에는 19.8%가 개선되었다.

SLC/MLC 혼합 플래시 메모리를 이용한 하이브리드 하드디스크 설계 (Designing Hybrid HDD using SLC/MLC combined Flash Memory)

  • 홍성철;신동군
    • 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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    • 제16권7호
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    • pp.789-793
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    • 2010
  • 최근 플래시 메모리 기반 비휘발성 캐시가 저장장치의 성능과 전력 소모 측면에서 효과적인 해법으로 떠오르고 있다. 비휘발성 캐시로 저장장치의 성능을 향상시키고 전력 소모를 줄이기 위해, 가격이 싸고 용량이 큰 multi-level-cell (MLC) 플래시 메모리를 사용하는 것이 좋다. 그러나 MLC 플래시 메모리의 수명은 single-level-cell (SLC) 플래시 메모리보다 훨씬 짧기 때문에 전체 저장장치의 수명이 짧아질 수 있다. 이러한 약점을 최소화하기 위해 SLC 플래시 메모리와 MLC플래시 메모리를 결합한 형태의 비휘발성 캐시를 고려해볼 수 있다. 본 논문에서는 SLC와 MLC를 결합한 플래시 메모리를 버퍼로 사용하는 새로운 하이브리드 하드디스크 구조를 제안한다.

논리 블록의 접근경향을 활용한 이종 낸드 플래시 기반 저장장치를 위한 Flash Translation Layer (Flash Translation Layer for Heterogeneous NAND Flash-based Storage Devices Based on Access Patterns of Logical Blocks)

  • 방관후;박상훈;이혁준;정의영
    • 전자공학회논문지
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    • 제50권5호
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    • pp.94-101
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    • 2013
  • 낸드 플래시 메모리에 기반 한 저장장치는 이미 여러 분야에서 기존 디스크 기반 저장장치를 대체하며 거대한 규모의 시장을 확보하고 있다. 이 중 집적도는 높지만 성능과 신뢰성이 상대적으로 낮은 multi-level cell (MLC) 낸드 플래시 메모리와 반대의 특성을 지니는 single-level cell (SLC) 낸드 플래시 메모리를 혼용하여 서로의 장점만을 얻고자 하는 이종 낸드 플래시 기반 저장장치에 관한 연구 또한 활발하게 이루어지고 있다. 이종 낸드 플래시 기반 저장장치에서는 SLC에 기록된 데이터가 MLC로 옮겨질 경우에 발생하는 마이그레이션 오버헤드와, 상대적으로 적은 용량의 SLC 내부에서 발생하는 가비지 컬렉션 오버헤드가 전체 저장장치의 성능을 악화시키는 문제가 있는데, 본 논문에서는 이를 완화하고자 논리 블록의 접근경향을 활용하여 SLC를 효율적으로 활용하는 이종 낸드 플래시 기반 저장장치용 flash translation layer (FTL)을 제안하고자 한다. 제안하는 FTL 은 논리 블록들의 접근 경향을 파악하여 SLC에 기록되었을 시 성능 향상을 가져올 것이라고 기대되는 논리 블록들만을 선별하여 SLC에 기록하게 된다. 실험 결과 본 논문에서 제안하는 FTL을 사용한 이종 낸드 플래시 기반 저장장치는 기존 FTL 대비 전체 실행 시간에서 35% 향상된 성능을 보여주었다.

Continuous and Accurate PCRAM Current-voltage Model

  • Jung, Chul-Moon;Lee, Eun-Sub;Min, Kyeong-Sik
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제11권3호
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    • pp.162-168
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    • 2011
  • In this paper, we propose a new Verilog-A current-voltage model for multi-level-cell PCRAMs. This model can describe the PCRAM operation not only in full SET and RESET states but also in the partial resistance states. And, 3 PCRAM operating regions of SET-RESET, Negative Differential Resistance, and strong-ON are unified into one equation in this model thereby any discontinuity that may introduce a convergence problem cannot be found in the new PCRAM model. The percentage error between the measured data and this model is as small as 7.4% on average compared to 60.1% of the previous piecewise model. The parameter extraction which is embedded in the Verilog-A code can be done automatically.

Design of Multi-time Programmable Memory for PMICs

  • Kim, Yoon-Kyu;Kim, Min-Sung;Park, Heon;Ha, Man-Yeong;Lee, Jung-Hwan;Ha, Pan-Bong;Kim, Young-Hee
    • ETRI Journal
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    • 제37권6호
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    • pp.1188-1198
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    • 2015
  • In this paper, a multi-time programmable (MTP) cell based on a $0.18{\mu}m$ bipolar-CMOS-DMOS backbone process that can be written into by using dual pumping voltages - VPP (boosted voltage) and VNN (negative voltage) - is used to design MTP memories without high voltage devices. The used MTP cell consists of a control gate (CG) capacitor, a TG_SENSE transistor, and a select transistor. To reduce the MTP cell size, the tunnel gate (TG) oxide and sense transistor are merged into a single TG_SENSE transistor; only two p-wells are used - one for the TG_SENSE and sense transistors and the other for the CG capacitor; moreover, only one deep n-well is used for the 256-bit MTP cell array. In addition, a three-stage voltage level translator, a VNN charge pump, and a VNN precharge circuit are newly proposed to secure the reliability of 5 V devices. Also, a dual memory structure, which is separated into a designer memory area of $1row{\times}64columns$ and a user memory area of $3rows{\times}64columns$, is newly proposed in this paper.

저장 장치를 위한 다양한 부호화 기법의 성능 분석 (Performance Analysis of Various Coding Schemes for Storage Systems)

  • 김형준;김성래;신동준
    • 한국통신학회논문지
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    • 제33권12C호
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    • pp.1014-1020
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    • 2008
  • 메모리 등의 저장 장치는 다양한 전자제품에 널리 이용되면서 높은 메모리 집적도가 요구되고 있으며 멀티 레벨로 데이터를 저장하는 단계에 이르렀다. 그 결과 데이터의 오류율은 더 높아지게 되었다. 본 논문에서 우리는 저장장치의 낮은 오류율을 만족시키기 위하여 통신시스템에서 널리 사용되고 있는 오류정정부호 기법을 적용하였다. 평균 오류율 (BER)이 $10^{-5}$ 또는 $5{\times}10^{-6}$인 AWGN 채널에서 4-level cell을 이용한 저장장치에 대하여 목표 부호율 0.99과 목표 오류율 (BER) $10^{-11}$$10^{-13}$를 만족시킬 수 있는 방법을 알아본다. 높은 부호율에서는 연접부호의 성능이 블록 부호만 사용한 경우보다 좋지 않은 경우도 많으며, 이때 천공을 많이 한 경우에도 성능 열화가 덜한 안쪽 부호를 선정하는 것이 중요함을 확인하였다. 일반적인 feedfoward systematic 길쌈 부호를 이용한 연접부호는 복잡도를 고려하지 않더라도 블록 부호를 단독으로 사용한 경우보다 성능이 좋지 않음을 확인하였고, 높은부호율 에서도 성능이 우수한 천공 길쌈 부호를 만들기 위해서는 RSC 부호를 사용해야 한다는 것을 모의실험 결과를 통해 보여준다.