• Journal of Power Electronics
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• 제17권4호
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• pp.942-952
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• 2017

Modular multilevel converters (MMCs) have been receiving extensive research interest in high/medium-voltage applications due to its modularity, scalability, reliability, high-voltage capability, and excellent harmonic performance. Submodule capacitors are usually rather bulky because they have to withstand fundamental frequency voltage fluctuations. To reduce the capacitance of these capacitors, this study proposes a modified MMC with an active power decoupling circuit within each submodule. The modified submodule contains an auxiliary half bridge, with its capacitor split in two. Also, the midpoints of the half bridge and the split capacitors are connected by an inductor. With this modified submodule, the fundamental frequency voltage fluctuation can be suppressed to a great extent. The second-order voltage fluctuation, which is the second most significant component in submodule voltage fluctuations, is removed by the proper control of the second-order circulating current. Consequently, the submodule capacitance is significantly reduced. The viability and effectiveness of the proposed new MMC are confirmed by the simulation and experimental results. The proposed MMC is best suited for medium-voltage applications where power density is given a high priority.

• 전기전자학회논문지
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• 제23권4호
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• pp.1208-1217
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• 2019

풀-브리지 서브모듈은 MMC의 단위 시스템으로서 서브모듈에 대한 수명예측은 HVDC 시스템의 유지 보수와 경제성 확보 관점에서 매우 중요하다. 그러나 일반적으로 부품의 종류, 개수, 결합 상태만을 고려하는 수명 예측은 대상 시스템의 구동상태를 고려하지 않는 일반화 된 결과로 실제 시스템의 수명과 크게 차이가 발생할 수 있다. 따라서 본 논문에서는 풀-브리지 서브모듈의 동작 특성을 반영하기 위한 목적으로 고장나무를 설계하고 기본 사상의 고장률에 MIL-HDBK-217F를 적용하여 풀-브리지 서브모듈의 수명을 예측한다. 기존의 부품고장률 분석과 제안된 고장나무 분석에 의한 기대 수명을 비교하고, 풀-브리지 서브모듈의 여유율 적용 여부에 따른 수명을 비교한다.

• 한국건설관리학회논문집
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• 제24권2호
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• pp.37-49
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• 2023

본 연구에서는 제조업 분야에서 보편적으로 활용되어 온 제약이론을 바탕으로 강교 제작공장의 생산성을 향상시키기 위한 자원할당 방법론을 제안한다. 이를 위해 도장 공정을 병목공정으로 정의한 후, 공정 전용 자원할당(OSRA), 제품 전용 자원할당(PSRA), 범용 자원할당(GRA) 등 3가지의 자원할당 방법론을 개발하였다. 강교 공급사슬 시뮬레이션 모델을 활용한 성능평가 실험 결과, GRA 방법론이 재공재고수(NWIP)와 대기시간(WT) 측면에서 가장 우수한 성능을 보였다. 특히, 강교 제작공장의 부하와 부하 변동성이 증가할수록 다른 두 전용 자원할당 방식과의 성능 격차는 더욱 커졌다. 평균적으로 GRA는 NWIP과 WT를 OSRA 대비 36.2%, 34.6%, PSRA 대비 71.0%, 70.4% 감소시켰다. 재공재고수와 대기시간의 감소는 병목현상의 완화를 의미하며, 이는 결국 강교 제작공장의 생산성이 향상되었음을 의미한다.

• Journal of Power Electronics
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• 제19권4호
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• pp.922-933
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• 2019

The arm inductance (AI) of a modular multilevel converter (MMC) affects both the fault and circulating current magnitudes. In addition, it has an impact on the inverter efficiency and harmonic content. In this study, the AI of a three-phase MMC is optimized in a novel way in terms of DC voltage utilization, harmonics and efficiency. This MMC has 10 submodules (SM) per arm and the power circuit topology of the SM is a half-bridge. The optimum AI is adopted and verified in an MMC that has 100 SMs per arm. Then the phase shift (PS) and phase disposition (PD) pulse width modulation (PWM) methods are investigated for better DC voltage utilization, efficiency and harmonics. It is found that similar performances are obtained for both modulation techniques in terms of DC voltage utilization. However, the total harmonic distortion (THD) of the PS-PWM is found to be 0.02%, which is slightly lower than the THD of the PD-PWM at 0.16%. In efficiency calculations, the switching and conduction losses for all of the semiconductor are considered separately and the minimum efficiency of the 100-SM based MMC is found to be 99.62% for the PS-PWM and 99.64% for the PD-PWM with the optimal value of the AI. Simulation results are verified with an experimental prototype of a 6-SM based MMC.

• 한국산학기술학회논문지
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• 제21권3호
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• pp.17-23
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• 2020

본 논문에서는 MMC(Modular Multilevel Converter) 시스템 개발시 필요한 등가 회로를 이용한 MMC 시뮬레이션 모델을 제안한다. MMC는 하프 브릿지 혹은 풀 브릿지 형태의 서브 모듈이 직렬로 수십 개에서 수백 개가 연결된 형태의 전력변환기로, 전압형 HVDC(High Voltage Direct Current)와 같은 고압 송전에 가장 적합한 토폴로지로 선택되어 상용화 되어 있다. MMC의 알고리즘 개발을 위해서는 전체 시스템의 시뮬레이션이 필수적이다. 그러나, 수백 혹은 수천 개의 스위칭 소자를 사용하여 MMC의 시뮬레이션 모델의 구성하거나 시뮬레이션을 수행하는 것은 사실상 불가능하다. 따라서 본 논문에서는 전압 레벨 증가 등의 확장성이 용이하고 MMC 변환기의 전압 전류의 동특성을 등가화하여 구현한 시뮬레이션 모델을 제안한다. 스위칭 신호와 암 전류의 방향으로부터 등가 회로의 전압과 전류식을 연산하고, 이를 Matlab/Simulink를 이용하여 등가 모델화한다. 개발된 모델의 타당성을 보이기 위하여 스위칭의 소자를 이용한 5 레벨의 MMC와 본 논문에서 제안하는 등가 모델 MMC의 시뮬레이션의 결과를 보인다. 두 모델의 전류 파형, 전압 파형 등이 일치함을 보임으로써 개발 모델의 타당성을 보이고자 한다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 조명전기설비학회논문지
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• 제27권12호
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• pp.133-140
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• 2013

Cascaded H-Bridge multi-level inverters can be implemented through the series connection of single-phase modular power bridges. In recent years, multi-level inverters are becoming increasingly popular for high power applications due to its improved harmonic profile and increased power ratings. This paper presents a control method for balancing the dc-link voltage and ride-through enhancement, a modified pulse width-modulation Compensation algorithm of cascaded H-bridge multi-level inverters. During an under-voltage protection mechanism, causing the system to shut down within a few milliseconds after a power interruption in the main input sources. When a power interruption occurs finish, if the system is a large inertia restarting the load a long time is required. This paper suggests modifications in the control algorithm in order to improve the sag ride-through performance of ac inverter. The new proposed strategy recommends maintaining the DC-link voltage constant at the nominal value during a sag period, experimental results are presented.

• Journal of Power Electronics
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• 제17권1호
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• pp.242-252
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• 2017

This paper deals with the blocking of DC-fault current during DC cable short-circuit conditions in HVDC (High-Voltage DC) transmission systems utilizing Modular Multilevel Converters (MMCs), where a new SubModule (SM) topology circuit for the MMC is proposed. In this SM circuit, an additional Insulated-Gate Bipolar Translator (IGBT) is required to be connected at the output terminal of a conventional SM with a half-bridge structure, hereafter referred to as HBSM, where the anti-parallel diodes of additional IGBTs are used to block current from the grid to the DC-link side. Compared with the existing MMCs based on full-bridge (FB) SMs, the hybrid topologies of HBSM and FBSM, and the clamp-double SMs, the proposed topology offers a lower cost and lower power loss while the fault current blocking capability in the DC short-circuit conditions is still provided. The effectiveness of the proposed topology has been validated by simulation results obtained from a 300-kV 300-MW HVDC transmission system and experimental results from a down-scaled HVDC system in the laboratory.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.514-515
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• 2013

본 논문은 해상풍력단지와 같은 대용량 신재생에너지를 송전하는데 적합한 전압형 HVDC(High Voltage DC) 중에서, 최근 실용화되어 많은 연구가 이루어지고 있는 Modular Multi-level Converter HVDC(MMC HVDC)에 대한 새로운 토폴로지를 제안한 내용이다. 대표적인 MMC HVDC는 독일의 R. Marquardt 교수가 제안한 Half-Bridge 모듈을 적용하여 MMC를 구현하는 방식으로 이는 계통에 DC 지락 사고가 발생할 경우 컨버터를 구성하는 모듈에 큰 고장 전류가 흐르게 되고 결국 모듈의 주요 구성품인 IGBT가 소손 될 수 있는 약점을 지니고 있다. 이를 보완하기 위해 각 모듈에 Thyristor를 삽입하거나 새로운 모듈을 적용하는 방식이 제안되었다. 본 논문에서는 DC 지락 고장시 큰 고장 전류를 차단할 수 있는 새로운 모듈 구성을 제안하였다. 또한 제안된 토폴로지에 대한 기본 동작을 설명하고 시뮬레이션을 통해 제안한 방식과 기존의 방식을 비교 분석 하였다.

• Journal of Power Electronics
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• 제19권6호
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• pp.1486-1495
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• 2019

Dealing with the DC link fault poses a technical problem for an HVDC based on a modular multilevel converter. The fault suppressing mechanisms of several sub-module topologies with DC fault current blocking capacity are examined in this paper. An improved half-bridge sub-module topology with double direction control switch is also designed to address the additional power consumption problem, and a sub-module topology called hybrid double direction blocking sub module (HDDBSM) is proposed. The DC fault suppression characteristics and sub-module capacitor voltage balance problem is also analyzed, and a self-startup method is designed according to the number of capacitors. The simulation model in PSCAD/EMTDC is built to verify the self-startup process and the DC link fault suppression features.