• Structural Engineering and Mechanics
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• 제82권5호
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• pp.611-628
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• 2022

Energy-dissipative rocking (EDR) columns are a class of seismic mitigation device capable of dissipating seismic energy and preventing weak-story failure of moment resisting frames (MRFs). An EDR consists of two hinge-supported steel columns interconnected by steel dampers along its height. Under earthquakes, the input seismic energy can be dissipated by plastic energy of the steel dampers in the EDR column. However, the unrecoverable plastic deformation of steel dampers generally results in residual drifts in the structural system. This paper presents a proof-of-concept study on an innovative device, namely self-centring energy-dissipative rocking (SC-EDR) column, aiming at enabling self-centring capability of the EDR column by installing a set of shape memory alloy (SMA) tension braces. The working mechanism of the SC-EDR column is presented in detail, and the feasibility of the new device is carefully examined via experimental and numerical studies considering the parameters of the SMA bar diameter and the steel damper plate thickness. The seismic responses including load carrying capacities, stress distributions, base rocking behaviour, source of residual deformation, and energy dissipation are discussed in detail. A rational combination of the steel damper and the SMA tension braces can achieve excellent energy dissipation and self-centring performance.

• Smart Structures and Systems
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• 제29권4호
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• pp.599-616
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• 2022

Bridge displacement contains vital information for bridge condition and performance. Due to the limits of direct displacement measurement methods, the indirect displacement reconstruction methods based on the strain or acceleration data are also developed in engineering applications. There are still some deficiencies of the displacement reconstruction methods based on strain or acceleration in practice. This paper proposed a novel method based on long short-term memory (LSTM) networks to reconstruct the bridge dynamic displacements with the strain and acceleration data source. The LSTM networks with three hidden layers are utilized to map the relationships between the measured responses and the bridge displacement. To achieve the data fusion, the input strain and acceleration data need to be preprocessed by normalization and then the corresponding dynamic displacement responses can be reconstructed by the LSTM networks. In the numerical simulation, the errors of the displacement reconstruction are below 9% for different load cases, and the proposed method is robust when the input strain and acceleration data contains additive noise. The hyper-parameter effect is analyzed and the displacement reconstruction accuracies of different machine learning methods are compared. For experimental verification, the errors are below 6% for the simply supported beam and continuous beam cases. Both the numerical and experimental results indicate that the proposed data fusion method can accurately reconstruct the displacement.

• 한국콘텐츠학회논문지
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• 제16권2호
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• pp.163-173
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• 2016

최근 대용량의 스트림 데이터를 분산 처리하기 위한 연구들이 진행되고 있다. 본 논문에서는 빅데이터 환경에서 실시간 스트림 데이터의 점진적 처리 기법을 제안한다. 제안하는 기법은 처음 스트림 데이터가 입력되면 임시 큐에 데이터를 저장하고 마스터 노드에 저장되어 데이터와 비교과정을 통해 마스터 노드에 동일한 데이터가 있는 경우 마스터 노드에서 가지고 있는 노드의 정보를 이용하여 해당 노드의 메모리에서 기존 처리 결과를 재사용한다. 기존 처리 결과가 없다면 처리하고 처리 결과를 메모리에 저장한다. 분산 환경에서 점진적인 스트리밍 데이터 처리를 위해 노드의 작업 지연을 계산하여 노드의 부하를 파악하고 처리 시간 계산을 통해 각 노드의 성능을 고려한 잡 스케쥴링 기법을 제안한다. 제안하는 기법의 우수성을 보이기 위해 기존 기법과의 질의 수행 시간 비교를 위한 성능평가를 수행한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권6호
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• pp.594-598
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• 2008

본 논문에서는 임베디드 리눅스를 운영체제로 사용하는 개인용 휴대 임베디드 기기에서 부팅 시간을 단축시키기 위해 기존의 snapshot boot을 개선한 기법을 소개한다. Snapshot boot는 현재 수행중인 컴퓨팅 작업들에 대한 suspend/resume 작업을 기반으로 부팅 시간을 단축하고자 하는 기법인데, resume수행 시 bootloader가 기본적인 device 초기화 작업을 수행하고 직접 snapshot image를 원래 주소로 복사시켜 시스템을 복원함으로써 부팅 시간을 단축시켰다. Snapshot boot 기법의 문제점으로는 resume 동작을 수행할 때 snapshot image를 원래 주소로 복사하는데 많은 시간이 소요된다. Improved snapshot boot 기법은 suspend 작업 수행 시 모든 페이지를 대상으로 snapshot image를 만들지 않고 일부 페이지를 대상으로 snapshot image를 만들고 나머지 페이지들은 별도의 Swap area에 따로 저장함으로써 부팅 시 전체 페이지를 복사하지 않고 snapshot image로 만들어져 있는 일부의 페이지만을 복사하게 되어 전체 부팅 시간을 단축한다. 실험을 통해 suspend image가 2982 페이지일 때 약 30%의 부팅시간이 단축됨을 보였다. 이는 swap-out 시킨 페이지의 양에 비례하여 단축된다.

• 한국콘텐츠학회논문지
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• 제15권4호
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• pp.545-555
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• 2015

한국 대학생들의 외국어 어휘 학습에 미치는 부적 정서(상태-특성 불안, 우울)와 작업기억의 영향을 조사하였다. 또한 이것이 외국어 어휘 학습 콘텐츠 개발에 함의하는 바가 무엇인지를 알아보았다. 이를 위하여 132명에게 상태-특성 불안, 우울, 그리고 네 종류의 작업기억 검사를 실시하였다. 또한 참가자들로 하여금-특정 외국어에 대한 개인 간의 차이를 최소화하고자-처음 보는 스와힐리어 단어를 학습하도록 하였다. 참가자들의 상태-특성 불안과 우울의 평균은 정상 수준이었다. 구조방정식모형에서 부적 정서에서 외국어 학습으로의 직접효과는 없었으며, 부적 정서에서 작업기억으로의 직접효과와 작업기억에서 외국어 학습으로의 직접효과는 유의미하였다. 이는 부적 정서에 의한 작업기억의 손상이 외국어 어휘 학습의 부진으로 이어질 수 있음을 의미하였다. 이를 바탕으로 대학생들을 위한 외국어 어휘 학습 콘텐츠를 개발할 때에, 학습자의 부적인 정서를 고려해야 할 필요성과 작업기억의 부담을 최소화해야 할 필요성을 제기하였다.

• 한국항공우주학회지
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• 제49권8호
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• pp.661-669
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• 2021

종래 우주용 전장품 개발과정에서는 발사진동환경에 대한 탑재 전자소자 솔더 접합부의 피로수명 보장을 위해 기판 상에 보강재를 적용하여 강성을 증가시킴으로써 기판의 동적거동을 최소화하였다. 그러나 종래의 설계는 전장품의 부피 및 무게의 증가를 야기하여 소형/경량화 설계에 한계를 갖는다. 선행 연구에서 제안된 점탄성 테이프 기반 고댐핑 적층형 전자기판은 굽힘변위 저감을 통한 소자의 피로수명 연장에 효과적임을 입증하였으나 고댐핑 부여를 위한 적층구조가 기판에 직접 장착되는 관계로 소자 실장 공간의 효율이 저하되는 한계를 지닌다. 본 연구에서는 전장품 소형/경량/고집적화 설계 구현을 위해 일반 금속 대비 높은 댐핑과 복원 특성을 갖는 초탄성 형상기억합금에 점탄성 테이프를 적용한 적층구조의 초탄성 형상기억합금 보강재 기반 고댐핑 전자기판을 제안하였다. 제안 기판의 기본특성 파악을 위해 정하중시험 및 자유진동시험을 수행하였으며, 랜덤진동시험을 통해 진동환경 하 고댐핑 특성 및 설계 유효성을 입증하였다.

• 한국정보통신학회논문지
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• 제26권9호
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• pp.1382-1391
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• 2022

화이트박스 암호는 룩업 테이블 안에 키를 안전하게 숨기는 방법으로 메모리 접근 및 수정이 가능한 화이트박스 공격에 대응할 수 있다. 그러나, 룩업 테이블의 크기가 크고 암호화 속도가 느리기 때문에 IoT(Internet of Things) 기기같이 자원이 제한되어 있으면서도 실시간성이 필요한 장치에는 적용이 어렵다. 본 연구에서는 화이트박스 암호가 룩업 테이블 크기 기준으로 암호화를 처리하는 특성을 활용하여 짧은 길이의 평문을 모아서 한 번에 처리하는 방안을 제안한다. Chow와 XiaoLai 방식의 테이블 크기를 각각 720 KB(Kilobytes), 18,000KB로 가정한 제안 방식을 기존 방식과 비교한 결과, 메모리 사용량은 Chow와 XiaoLai 방식에서 평균 약 29.9%, 약 1.24% 감소하였다. 시간 지연도는 15Mbps(Mega bit per second) 이상의 트래픽 로드 속도일 때, Chow와 XiaoLai 방식에서 각각 평균 약 3.36%, 약 2.6% 감소하였다.

• 대한토목학회논문집
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• 제44권1호
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• pp.11-17
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• 2024

제진 구조는 댐퍼라는 장치를 구조물에 장착시켜 지진에너지를 소산하는 내진설계이다. 지진피해를 저감하고자 하는 연구가 성행하고 있는 가운데 제진 구조는 댐퍼의 재료, 형상을 변경함으로써 기술을 발전시켜왔다. 하지만 댐퍼의 특성상 에너지를 소산하기 위해 재료에 발생하는 소성변형은 피할 수 없는 한계가 있다. 따라서 본 연구에서는 발생한 변형를 스스로 회복할 수 있는 초탄성 형상기억합금(Superelastic shape memory alloy, SSMA)을 활용하여 반영구적으로 사용할 수 있고 추가적인 긴장력을 적용하여 구조적 성능을 향상한 장수명 댐퍼를 제안하였다. 장수명 댐퍼의 거동 특성 분석을 위해 재료, 와이어 직경, 긴장력 유무의 설계 변수에 따라 유한요소해석을 진행하였고 응답 거동을 도출하여 하중 저항, 에너지 소산, 잔류변위 등의 특성을 분석하여 장수명 댐퍼의 성능적 우수성을 입증하였다.

• 한국컴퓨터산업학회논문지
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• 제6권5호
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• pp.757-766
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• 2005

There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6T Full CMOS SRAM had been continued as the technology advances, However, conventional 6T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6T Full CMOS SRAM is $70{\sim}90F^{2}$, which is too large compared to $8{\sim}9F^{2}$ of DRAM cell. With 80nm design rule using 193nm ArF lithography, the maximum density is 72M bits at the most. Therefore, pseudo SRAM or 1T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed $S^{3}$ cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^{3}$ SRAM cell technology with 100nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.

• 한국전기전자재료학회논문지
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• 제19권4호
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• pp.314-321
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• 2006

There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6 T Full CMOS SRAM is $70{\sim}90\;F^2$, which is too large compared to $8{\sim}9\;F^2$ of DRAM cell. With 80 nm design rule using 193 nm ArF lithography, the maximum density is 72 Mbits at the most. Therefore, pseudo SRAM or 1 T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64 M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6 T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed S3 cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^3$ SRAM cell technology with 100 nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.