• 전기전자학회논문지
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• 제18권3호
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• pp.392-397
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• 2014

본 논문은 Memory Latency Penalty를 개선한 SIMT Architecture 기반 Stream Processor의 Memory Operation System Architecture를 제안한다. 제안하는 구조는 Non-Blocking Cache Architecture를 적용하여 기존의 Blocking Cache Architecture에서 발생하는 Cache Miss Penalty를 개선하였고 다양한 알고리즘의 처리속도를 비교하여 제안하는 Memory Operation System Architecture를 적용한 Stream Processor의 성능 향상을 검증하였다. 실험은 각 알고리즘의 Memory 명령어의 비율에 따라 향상된 성능을 측정하여 Stream Processor의 성능이 최소 8.2%에서 최대 46.5%까지 향상됨을 확인하였다.

• 전기전자학회논문지
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• 제12권2호
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• pp.118-123
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• 2008

최근 Khronos에서 OpenGL ES 2.0 API 표준을 배포 하면서 임베디드 시스템의 그래픽 프로세서에서 능률적인 쉐이더 프로그램이 가능하게 되었다. 그 결과 모바일 기기에서도 OpenGL ES 2.0을 지원하는 그래픽 프로세서를 요구하게 되었다. OpenGL ES 2.0을 지원하기 위해서 명령어의 길이의 증가가 요구되고, 이는 메모리 용량의 증가를 초래한다. 본 논문에서는 효율적으로 명령어를 사용하는 새로운 명령어를 제안한다. 이 명령어는 가변 길이 방법과 유닛구조를 채택한 명령어 구조이다. 제안된 명령어 구조는 OpenGL ES 2.0 API를 지원하고 명령어 필드 낭비를 줄일 수 있도록 최대 4개의 32비트 유닛 명령어가 가변적으로 조합되어 수행된다.

• ETRI Journal
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• 제37권4호
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• pp.787-792
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• 2015

To accomplish a high-speed test on low-speed automatic test equipment (ATE), a new instruction-based fully programmable memory built-in self-test (BIST) is proposed. The proposed memory BIST generates a highspeed internal clock signal by multiplying an external low-speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on-the-fly to perform complicated and hard-to-implement functions, such as loop operations and refresh-interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권2호
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• pp.97-103
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• 2017

정규표현식 패턴 매칭을 고속으로 수행하기 위하여 하드웨어 기반의 정규표현식 매칭 회로들이 제시되었으며, 특히 보통 프로세서처럼 정규표현식에 대한 프로그램을 실행하여 패턴 매칭을 수행하는 정규표현식 프로세서가 제시되었다. 정규표현식 프로세서가 패턴 매칭을 수행하기 위해서는 명령어 메모리에 정규표현식 패턴에 대한 명령어가, 데이터 메모리에는 매칭 대상이 되는 데이터가 미리 저장되어야 한다. 정규표현식 프로세서를 호스트의 보조프로세서로 사용하려면 호스트에서 정규표현식 프로세서의 명령어 메모리와 데이터 메모리를 초기화하는 기능을 제공해야 하며 이를 위한 호스트 인터페이스가 필요하다. 본 논문에서는 Altera사의 DE1-SoC 보드에서 호스트와 정규표현식 프로세서 간의 인터페이스를 설계하였고, 이를 사용하기 위한 응용 프로그램 인터페이스도 구현하였다. 응용 프로그램에서 응용프로그램 인터페이스를 사용하여 정규표현식 프로세서를 이용한 패턴 매칭을 수행하여 호스트 인터페이스의 동작을 확인하였다.

• 영어어문교육
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• 제11권3호
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• pp.89-112
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• 2005

This study investigated the effects of collocation-based vocabulary instruction for the experimental group (G2). It was compared to the traditional wordlist-based vocabulary instruction for the control group (G1). This results reflect the development of low level high school EFL learners' vocabulary learning strategy use and the positive change in the affective domain. In the analysis of the survey responses, G1 and G2 did not differ significantly on the first questionnaire. They did, however, differ significantly on the second questionnaire. G2 used more strategies to discover and to consolidate the meaning of the words by means of combining words. In terms of the affective domain, G2 participated more actively in the learning activities, which had a significant effect on vocabulary growth, memory, self-confidence, motivation, and cooperative learning. This is attributable to the fact that G2 was more inquisitive, interested, challenged, participatory, cooperative, and attentive than G1 in performing the vocabulary task activities. Moreover, the data collected from the questionnaire showed that G2 performed more interactive and dynamic activities in solving the given tasks.

• 반도체디스플레이기술학회지
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• 제22권3호
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• pp.78-83
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• 2023

This paper proposes a lightweight trace-driven Processing-In-Memory (PIM) simulator, TP-Sim. TP-Sim is a General Purpose PIM (GP-PIM) simulator that evaluates various PIM system performance-related metrics. Based on instruction and memory traces extracted from the Intel Pin tool, TP-Sim can replay trace files for multiple models of PIM architectures to compare its performance. To verify the availability of TP-Sim, we estimated three different system configurations on the STREAM benchmark. Compared to the traditional Host CPU-only systems with conventional memory hierarchy, simple GP-PIM architecture achieved better performance; even the Host CPU has the same number of in-order cores. For further study, we also extend TP-Sim as a part of a heterogeneous system simulator that contains CPU, GPGPU, and PIM as its primary and co-processors.

• 한국수학교육학회지시리즈A:수학교육
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• 제52권1호
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• pp.19-41
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• 2013

What is the foundation of mathematical thinking? Is it logic based symbolic language system? or does it rely more on mental imagery and visuo-spatial abilities? What kind of neural changes happen if someone's mathematical abilities improve through practice? To answer these questions, basic cognitive processes including long term memory, working memory, visuo-spatial perception, number processes are considered through neuropsychological outcomes. Neuronal changes following development and practices are inspected and we can show there are neural networks critical for the mathematical thinking and development: prefrontal-anterior cingulate-parietal network. Through these inquiry, we can infer the answer to our question.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제9권5호
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• pp.101-106
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• 2020

컴퓨터가 보급된 이래로 정보보안을 달성하기 위해 많은 노력이 이루어졌다. 그중 메모리 보호 기법에 대한 연구가 가장 많이 이루어졌지만, 컴퓨터의 성능 향상으로 기존 메모리 보호 기법의 문제들이 발견되었고 부채널 공격의 등장으로 새로운 방어기법이 필요하게 되었다. 본 논문에서는 JMP+RAND 기법을 이용해 페이지(Page)마다 5-8byte의 난수를 삽입하여 메모리 공유 기반 부채널 공격을 방어하고 기존 메모리 보호 기법도 보완하는 방법을 제안한다. 기존 부채널 공격들의 방어기법과 달리 JMP+RAND 기법은 정적 바이너리 재작성 기법(Static binary rewriting)과 연속된 jmp 명령어, 난수 값을 이용해 사전에 부채널 공격을 방어한다. 우리는 메모리 공유 기반 부채널 공격이 JMP+RAND 기법이 적용된 바이너리를 공격하는 데 걸리는 시간을 정량적으로 계산하였고 현실적인 시간 내에 공격할 수 없다는 것을 보여주었다. 최근 아키텍처는 분기 예측(Branch prediction)을 이용해 jmp 명령어의 분기처리가 매우 빠르고 정확하므로 JMP+RAND 기법의 오버헤드가 매우 낮다. 특히 특정 프로그램에만 난수 삽입이 가능하므로 클라우드 컴퓨팅 환경에서 메모리 중복제거 기능과 함께 사용하면 높은 효율성을 보일 수 있을 것으로 기대한다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.51-59
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• 2006

일반 컴퓨터에서 중앙처리장치와 메모리 사이의 병목현상인 "Von Neumann Bottleneck"을 보이는데 본 논문에서는 이러한 문제점을 해소하고 검색위주의 응용분야에서 우수한 성능을 보이는 Content-addressable memory(CAM) 기반의 확장 가능한 범용 Associative Processor(AP) 구조를 제안하였다. 본 연구에서는 Associative computing을 효율적으로 수행할 수 있는 명령어 세트를 제안하였으며 다양하고 대용량 응용분야에도 적용할 수 있도록 구조를 확장 가능하게 설계함으로써 유연한 구조를 갖는다. 12 가지의 명령어가 정의되었으며 프로그램이 효율적으로 수행될 수 있도록 명령어 셋을 구성하고 연속된 명령어를 하나의 명령어로 구현함으로써 처리시간을 단축하였다. 제안된 프로세서는 bit-serial, word-parallel로 동작하며 대용량 병렬 SIMD 구조를 갖는 32 비트 범용 병렬 프로세서로 동작한다. 포괄적인 검증을 위하여 명령어 단위의 검증 뿐 아니라 최대/최소 검색, 이상/이하 검색, 병렬 덧셈 등의 기본적인 병렬 알고리즘을 검증하였으며 알고리즘은 처리 데이터의 개수와는 무관한 상수의 복잡도 O(k)를 갖으며 데이터의 비트 수만큼의 이터레이션을 갖는다.

• 한국음향학회지
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• 제18권5호
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• pp.44-51
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• 1999

본 논문에서는 음성과 자연언어의 통합처리를 위한 효과적인 병렬계산모델을 제안한다. 음소모델은 연속 Hidden Markov Model(HMM)에 기반을 둔 문맥종속형 음소를 사용하며, 언어모델은 지식베이스를 기반으로 한다. 또한 지식베이스를 구성하기 위해 계층구조의 semantic network과 병렬 marker-passing을 추론 메카니즘으로 쓰는 memory-based parsing 기술을 사용한다. 본 연구의 병렬 음성인식 알고리즘은 분산메모리 MIMD(Multiple Instruction Multiple Data) 구조의 다중 Transputer 시스템을 이용하여 구현되었다. 실험결과, 본 연구의 지식베이스 기반 음성인식 시스템의 인식률이 word network 기반 음성인식 시스템보다 높게 나타났으며 code-phoneme 통계정보를 활용하여 인식성능의 향상도 얻을 수 있었다. 또한, 성능향상도(speedup) 관련 실험들을 통하여 병렬 음성인식 시스템의 실시간 구현 가능성을 확인하였다.