• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.43-50
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• 2007

In a high-speed flash style or a pipelining style analog-to-digital converter (A/D converter), the DC reference fluctuation caused by external noises becomes serious, as the sampling frequency is increased. To reduce the fluctuations in conventional A/D converters, capacitors have been simply used, but the layout area was large. Instead of capacitors, a low-noise and small-size DC reference circuit based on transmission gate (TG) is proposed in this paper. In order to verify the proposed technique, we designed and manufactured a 6-bit 2GSPS CMOS A/D converter. The A/D converter is designed with a 0.18um 1-poly 6-metal n-well CMOS technology, and it consumes 145mW at 1.8V power supply. It occupies the chip area of 977um by 1040um. The measured result shows that SNDR is 36.25 dB and INL/DNL is within 0.5LSB, even though the DC reference fluctuation is serious.

• 한국산학기술학회논문지
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• 제20권1호
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• pp.179-183
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• 2019

전력 변환에는 전력 효율과 함께 전력 변환시스템의 소형화를 위해 적용하는 스위칭에 의한 잡음으로부터 시스템 안정성이 보장되어야 한다. 따라서 전력 변환시 스위칭 잡음을 감소시킬 수 있는 대책이 필수적이다. 따라서 이전 논문에는 MPS사의 MPQ4432 드라이버를 이용하여 DC/DC Buck Converter회로를 구성한 후 이를 reference plane을 갖는 4층 PCB 회로 구조에서 부품의 배치가 서로 다른 경우 발생하는 스위칭 잡음특성을 시뮬레이션 하였다. 본 논문에서는 시뮬레이션을 진행한 서로 다른 두 회로를 제작하여, 시뮬레이션과 동일하게 Conducted Emission특성과 Radiated Emission 특성을 분석하였다. 또한 측정결과와 시뮬레이션 결과와 비교하였다. 그 결과 Current Return Path의 구성에 따라 Conducted Emission특성이 저주파대역에서는 2~9dB, 고주파대역에서는 6~7dB 감소됨을 확인하였다. 그리고 Radiated Emission특성은 9dB 감소됨을 확인하였다. Conducted Emission 시뮬레이션 결과 저주파대역에서 6~7dB이고, 측정 결과는 2~9dB로 다소차이가 있음을 확인하였고, 고주파대역에서는 실험과 시뮬레이션에서 모두 7dB정도임을 확인하였다. 그리고 Radiated Emission은 시뮬레이션에서 12dB 감소를 확인하였지만, 측정결과 9dB의 감소를 확인하였다. 이로써 다소 감소량에는 차이가 확인되었지만 전력변환회로를 설계할 경우 Current return path의 구성에 따라 잡음 특성을 향상시킬 수 있음을 확인하였다.

• Journal of Electrical Engineering and Technology
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• 제6권6호
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• pp.817-823
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• 2011

This paper introduces an efficient voltage multiplier circuit for improved voltage gain and power efficiency of radio frequency identification (RFID) tags. The multiplier is fully integratable and takes advantage of both passive and active circuits to reduce the required input power while yielding the desired DC voltage. A six-stage voltage multiplier and an ultralow power voltage regulator are designed in a 0.13 ${\mu}m$ complementary metal-oxide semiconductor process for 2.45 GHz RFID applications. The minimum required input power for a 1.2 V supply voltage in the case of a 50 ${\Omega}$ antenna is -20.45 dBm. The efficiency is 15.95% for a 1 $M{\Omega}$ load. The regulator consumes 129 nW DC power and maintains the reference voltage in a 1.1% range with $V_{dd}$ varying from 0.8 to 2 V. The power supply noise rejection of the regulator is 42 dB near a 2.45 GHz frequency and performs better than -32 dB from 100 Hz to 10 GHz frequencies.

• 제어로봇시스템학회논문지
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• 제13권2호
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• pp.154-162
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• 2007

In this paper, we propose a new AC-DC converter control method to comply with harmonics regulation(IEC 61000-3) effective for the inverter system of an air conditioner whose power consumption is less than 2,500W. There are many different ways of AC-DC converter control, but this paper focuses on the converter control method that is adopting an input reactor with low cost silicon steel core to strengthen cost competitiveness of the manufacturer. The proposed control method controls input current every half cycle of the line frequency to get unit power factor and at the same time to reduce switching loss of devices and acoustic noise from reactor. This kind of converter is known as a Partial Switching Converter(PSC). In this study, theoretical analysis of the PSC has been performed using Matlab/Simulink while a 16-bit micro-processor based converter has been used to perform the experimental analysis. In the theoretical analysis, electrical circuit models and equations of the PSC are derived and simulated. In the experiments, micro-processor controls input current to keep the power factor above 0.95 by reducing the phase difference between input voltage and current and at the same time to maintain a reference DC-link voltage against voltage drop which depends on DC-link load. Therefore it becomes possible to comply with harmonic regulations while the power factor is maximized by optimizing the time of current flow through the input reactor for every half cycle of line frequency.

• 센서학회지
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• 제5권6호
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• pp.25-34
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• 1996

본 논문에서는 압저항형 압력센서를 위한 신호처리회로를 설계하였다. 신호처리회로는 압저항형 압력센서를 구동하기 위한 기준전압 회로와 미소한 센서 신호의 증폭을 위한 인스트루먼트 증폭기로 구성이 되어있다. 신호처리회로는 단일 폴리 이중 메탈(single poly double metal) $1.5\;{\mu}m$ BiCMOS 공정 파라미터를 이용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션 결과, 밴드갭 기준전압회로의 온도 계수는 $0\;{\sim}\;70^{\circ}C$의 범위에서 $21\;ppm/^{\circ}C$였고 PSRR은 80 dB였다. BiCMOS 증폭기의 이득, 옵셋, CMRR, CMR, PSRR, 특성은 CMOS나 바이폴라보다 우수하였고 전력소비 및 잡음전압 특성은 CMOS가 우수하였다. 설계한 신호처리 회로는 옵셋이 적고 입력 임피던스가 높으며 CMRR 특성이 우수하기 때문에 센서 및 계측용 신호처리회로로서 사용하기에 적합하다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.60-67
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• 2008

본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4GHz 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, ${\Sigma}-{\Delta}$ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 ${\Sigma}-{\Delta}$ modulator는 'mapping circuit'으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. $0.18{\mu}m$ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9mA의 전류를 소모하고, 100kHz offset에서 -96dBc/Hz, 1MHz offset에서 -118dBc/Hz의 위상 잡음 특성을 보였다 또한 spur 잡음 특성은 -70dBc이며, 25MHz step의 주파수 변화에 따른 위상 고정 시간은 약 $15{\mu}s$이다. 설계된 회로의 칩 면적은 pad를 포함하여 $1.16mm^2$이며 pad를 제외한 면적은 $0.64mm^2$이다.

• 한국전자파학회논문지
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• 제21권6호
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• pp.591-600
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• 2010

본 논문에서는 TSMC 0.13 ${\mu}m$ CMOS 공정을 사용하여 3가지 종류의 근거리 레이더용 저전력 교차 결합 전압 제어 발진기를 설계, 제작하였다. 기본적인 교차 결합 전압 제어 발진기는 24.1 GHz를 중심으로 발진하도록 설계되었고, 이를 기본으로 저전력 동작을 위한 subthreshold 발진기가 설계되었다. 특히 큰 트랜지스터를 사용해야 하는 subthreshold 발진기에서 기생 캐패시터에 의해 발진 주파수가 낮아지는 문제점을 개선하기 위해 이중 공진 회로 구조를 발진기에 사용하는 것이 시도되었다. 제작된 CMOS 전압 제어 발진기는 종류에 따라 1 MHz offset 주파수에서 -101~-103.5 dBc/㎐의 위상 잡음, -11.85~-15.33 dBm의 출력 전력, 그리고 475~852 MHz의 주파수 조정 범위들을 보였다. 전력 소모 측면에서는 기본적인 발진기가 5.6 mW를 사용하였고, 저 전력 subthreshold 회로는 3.3 mW를 사용하였다. 이중 공진 회로 구조의 subthreshold 발진기는 기본 발진기와 유사한 주파수 조정 범위를 유지하면서 상대적으로 작은 전력을 소모하고 개선된 위상 잡음 특성을 보였으며, 1 mW DC 전력 기준의 figure-of-merit(FOM)이 약 3 dB 가량 개선되어 -185.2 dBc의 값을 가졌다.